KR102574420B1 - 적층형 커패시터 - Google Patents

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KR102574420B1
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Abstract

본 발명은, 유전체층 및 복수의 내부 전극의 적층 구조를 포함하는 바디; 및 상기 바디의 단부에 배치되어 상기 복수의 내부 전극과 접속된 도전층 및 상기 도전층을 커버하는 도금층을 포함하는 외부 전극; 을 포함하며, 상기 도전층은 니켈(Ni)과 티탄산바륨(BT)을 포함하고, 도전층의 전체 면적에 대해 니켈이 차지하는 면적이 30 내지 65%인 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
종래의 적층형 커패시터는 티탄산바륨(BaTiO3)을 주재료로 하며, 니켈(Ni)로 된 내부 전극을 포함하여 바디를 마련하고 소성한 후, 내부 전극이 노출된 바디의 일면에 디핑(Dipping) 방식으로 구리(Cu)를 포함하는 도전성 페이스트를 도포하고 소성하여 외부 전극을 형성한다.
이때, 외부 전극의 구리 성분이 내부 전극의 니켈 성분과 접촉하여 전기적 특성이 구현되는 것이다.
따라서, 유전체층과 내부 전극을 포함하는 바디를 소성하는 1차 소성 공정과 외부 전극을 도포한 후 다시 소성하는 2차 소성 공정이 필요하여, 제조 공정이 길어지게 된다.
또한, 외부 전극을 바디의 일면에 부착시키기 위해서는 도전성 페이스트 내에 글라스(Glass)가 포함되어야 한다.
상기 글라스는 소성 공정시 크랙(Crack)을 발생시키는 원인이 되고, 도금 공정에서 글라스의 용출에 의해 바디 내에 도금액이 침투하는 원인이 된다.
이에 결과적으로 적층형 커패시터의 물성이 저하되고, 내습 신뢰성이 열화되는 문제가 발생하게 된다.
국내공개특허 제2012-0068622호 일본공개특허 제2009-147178호
본 발명의 목적은 내습 신뢰성을 향상시킨 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 유전체층 및 복수의 내부 전극의 적층 구조를 포함하는 바디; 및 상기 바디의 단부에 배치되어 상기 복수의 내부 전극과 접속된 도전층, 및 상기 도전층을 커버하는 도금층을 포함하는 외부 전극; 을 포함하며, 상기 도전층은 니켈(Ni)과 티탄산바륨(BT)을 포함하고, 도전층의 전체 면적에 대해 니켈이 차지하는 면적이 30 내지 65%인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 도전층은, 도전층의 전체 면적에 대해 니켈이 차지하는 면적이 40 내지 55%일 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 상기 도전층과 상기 도금층 사이에 배치되는 도전성 수지층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 도금층은, 구리(Cu) 도금층, 상기 구리 도금층을 커버하는 니켈 도금층 및 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 도금층은, 니켈 도금층 및 상기 니켈 도금층을 커버하는 주석 도금층을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 도금층은 주석 도금층일 수 있다.
본 발명의 일 실시 예에서, 상기 바디는, 유전체층의 평균 두께가 2.8㎛ 미만이고, 내부 전극의 평균 두께가 1㎛ 미만이고, 유전체층의 평균 두께가 내부 전극의 평균 두께의 2배 보다 클 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극은, 상기 바디의 일면에 형성되어 내부 전극과 접속되는 머리부 및 상기 머리부에서 상기 바디의 실장 면의 일부까지 연장되는 밴드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 상기 도전층과 상기 도금층 사이에 배치되는 도전성 수지층을 더 포함하고, 상기 바디의 단면에서, 상기 도전층의 밴드부의 끝단까지의 거리가 상기 도전성 수지층의 밴드부의 끝단까지의 거리 보다 짧을 수 있다.
본 발명의 일 실시 예에서, 상기 바디는, 서로 대향하는 제1 및 제2 면과 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층을 사이에 두고 일단이 상기 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I’선 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시 예에 따른 외부 전극의 구조를 각각 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I’선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 유전체층(111)과 제1 및 제2 내부 전극(21, 122)의 적층 구조를 포함하는 바디(110)와 제1 및 제2 외부 전극(130, 140)을 포함한다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 실시 예의 바디(110)는, 유전체층(111)의 평균 두께가 2.8㎛ 미만이고, 제1 및 제2 내부 전극(121, 122)의 평균 두께가 각각 1㎛ 미만이고, 유전체층(111)의 평균 두께가 제1 또는 제2 내부 전극(121, 122)의 평균 두께의 2배 보다 클 수 있다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 표면에 형성되어 제1 및 제2 내부 전극(121, 122)과 접속되는 제1 및 제2 도전층(131, 141)과 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성되는 제1 및 제2 도금층을 각각 포함한다.
또한, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에 형성되는 제1 및 제2 머리부와, 상기 제1 및 제2 머리부에서 바디(110)의 실장 면인 제1 면(1)의 일부까지 각각 연장되는 제1 및 제2 밴드부를 포함할 수 있다.
이때, 상기 제1 및 제2 밴드부는 고착 강도 향상 등을 위해 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제1 도전층(131)은 니켈(Ni)과 티탄산바륨(BT)을 포함한다.
또한, 제1 도전층(131)은 전체 면적에 대해 니켈이 차지하는 면적이 30 내지 65%일 수 있다.
또한, 더 바람직하게 제1 도전층(131)은 전체 면적에 대해 니켈이 차지하는 면적이 40 내지 55%일 수 있다.
제2 도전층(141)은 니켈(Ni)과 티탄산바륨(BT)을 포함한다.
또한, 제2 도전층(141)은 전체 면적에 대해 니켈이 차지하는 면적이 30 내지 65%일 수 있다.
또한, 더 바람직하게 제2 도전층(141)은 전체 면적에 대해 니켈이 차지하는 면적이 40 내지 55%일 수 있다.
제1 또는 제2 도전층(131, 132)에서 전체 면적에 대해 니켈이 차지하는 면적이 65%를 초과하는 경우, 내부 전극과의 접합은 우수하지만 외부 전극과 바디의 접합이 좋지 못해 바디의 접합 면에서 크랙이 발생된 확률이 증가되고 이로 인해 내습 신뢰성이 저하되는 문제가 발생할 수 있다.
반면에, 제1 또는 제2 도전층(131, 132)에서 전체 면적에 대해 니켈이 차지하는 면적이 30% 미만인 경우 내부 전극과 외부 전극의 접촉성 불량으로 전기적 연결성이 저하되어 결과적으로 적층형 커패시터(100)의 용량이 저하되는 문제가 발생할 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)의 상기 제1 및 제2 도금층은, 구리(Cu) 도금층(132, 142), 구리 도금층(132, 142)을 커버하는 니켈 도금층(133, 143) 및 니켈 도금층(133, 143)을 커버하는 주석(Sn) 도금층(134, 144)을 포함할 수 있다.
다른 실시 예로서, 도 4를 참조하면, 제1 및 제2 외부 전극(130’, 140’)의 상기 도금층은, 니켈 도금층(133, 143) 및 니켈 도금층(133, 143)을 커버하는 주석 도금층(134, 144)을 포함할 수 있다.
또 다른 실시 예로서, 도 5를 참조하면, 제1 및 제2 외부 전극(!30”, 140”)의 상기 도금층은 주석 도금층(134, 144)일 수 있다.
본 발명에 따르면, 제1 및 제2 도전층(131, 132)이 니켈을 포함하는 소성 전극으로 이루어짐으로써, 종래의 구리를 포함하는 소성 전극 대비 외부 전극과 유전체의 접합 및 치밀도가 우수하여 적층형 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.
또한, 제1 및 제2 도전층(131, 132)을 형성한 이후에 바디(110)와 제1 및 제2 외부 전극(130, 140)을 동시에 소성하여 제작할 수 있기 때문에 공정이 간소해지고 제조 비용을 줄일 수 있다.
한편, 도 6을 참조하면, 제1 및 제2 도전층(131, 141)과 상기 제1 및 제2 도금층 사이에 제1 및 제2 도전성 수지층(135, 145)이 배치될 수 있다.
제1 및 제2 도전성 수지층(135, 145)은 제1 및 제2 도전층(131, 141)의 끝단을 커버하도록 형성될 수 있다.
즉, 바디(110)의 제1 면(1)의 X방향의 끝단에서 제1 및 제2 도전층(131, 141)의 밴드부의 끝단까지의 거리가 제1 및 제2 도전성 수지층(135, 145)의 밴드부의 끝단까지의 거리 보다 각각 짧아진다.
또한, 제1 및 제2 도전성 수지층(135, 145)은 응력 흡수 효과를 제공하며, 도전성 금속과 에폭시(Epoxy) 등을 포함할 수 있다.
이때, 상기 도전성 금속은 구리 또는 니켈일 수 있다.
실험 예
표 1은 제1 또는 제2 도전층의 전체 면적(TA)에 대해 니켈이 차지하는 면적(NA)의 변화에 따른 바디의 내습 신뢰성과 적층형 커패시터의 평균 용량을 시험하여 나타낸 것이다.
이때, 적층형 커패시터의 실시 예는 길이와 폭이 20mm와 12mm이고 10.0uF의 전기적 특성을 가지며, 외부 전극이 니켈과 티탄산바륨을 포함하도록 제조한다.
이후, 도 3 내지 5의 구조 중 하나로 도금층을 형성하고 95℃, 95%RH, 15Vdc/um의 조건 하에서 400개 시료에 대해 24 시간 평가를 진행하였다.
이때, 단면적의 비는 도전층에서 머리부의 단면적 비를 관찰하였다.
또한, 여기서 샘플 1은 비교 예로서 도전층이 니켈 대신 구리를 포함하는 것이다.
도금층의
구조		 NA/TA 내습 신뢰성
불량 개수		 평균 용량
1 도 4 - 10/400 105%
2 도 3 0.55 0/400 104%
3 도 4 0.55 0/400 107%
4 도 5 0.55 0/400 105%
5 도 3 0.13 0/400 56%
6 도 3 0.21 0/400 75%
7 도 3 0.30 0/400 100%
8 도 3 0.41 0/400 106%
9 도 3 0.65 0/400 107%
10 도 3 0.68 3/400 105%
11 도 3 0.79 8/400 104%
12 도 3 0.95 13/400 106%
표 1을 참조하면, 비교 예인 샘플 1의 경우 내습 신뢰성 불량이 확인 되었다.
또한, 샘플 2 내지 샘플 4는 NA/TA를 0.55로 고정하고 도금층의 구조를 도 3 내지 도 5로 각각 변경한 것으로서, 샘플 2 내지 샘플 4를 비교 해보면, 내습 신뢰성 불량이 확인되지 않았고, 평균 용량도 거의 유사하게 나타났다.
따라서, 도 3 내지 5의 도금층의 구조에 따라 내습 신뢰성 및 평균 용량에 큰 차이가 없다는 것을 알 수 있다.
샘플 5 내지 샘플 12는 도 3의 도금층 구조로 도금층을 형성하고, NA/TA의 수치를 변경한 것이다.
상기 NA/TA가 0.65를 초과하는 샘플 10 내지 12의 경우 내습 신뢰성 불량이 발생하는 것을 확인할 수 있다.
또한, 상기 NA/TA가 0.30 미만인 샘플 5 및 6의 경우 내습 신뢰성 불량은 발생하지 않았지만 니켈 함량이 너무 적어 내부 전극과 외부 전극의 접촉성 불량이 발생하면서 평균 용량이 각각 56%와 75%로 샘플 7에 비해 현저히 저하되는 것을 확인할 수 있다.
따라서, 평균 용량을 확보하면서 내습 신뢰성 불량을 방지할 수 있는 NA/TA의 바람직한 수치범위는 0.3 내지 0.65인 것을 알 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
130, 130’, 130”, 130”’: 제1 외부 전극
140, 140’, 140”, 140”’: 제2 외부 전극
131, 141: 제1 및 제2 도전층
132, 142: 제1 및 제2 구리 도금층
133, 143: 니켈 도금층
134, 144: 주석 도금층
135, 145: 제1 및 제2 도전성 수지층

Claims (16)

  1. 유전체층 및 복수의 내부 전극의 적층 구조를 포함하는 바디; 및
    상기 바디의 단부에 배치되어 상기 복수의 내부 전극과 접속된 도전층, 상기 도전층을 커버하는 도금층 및 상기 도전층과 상기 도금층 사이에 배치되는 도전성 수지층을 포함하는 외부 전극; 을 포함하며,
    상기 도전층은 니켈(Ni)과 티탄산바륨(BT)을 포함하고,
    상기 도금층은, 구리(Cu) 도금층, 상기 구리 도금층을 커버하는 니켈 도금층 및 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함하고,
    상기 도전성 수지층이 상기 구리 도금층과 접촉되고, 상기 도전층은 소성에 의해 형성되는, 적층형 커패시터.
  2. 제1항에 있어서,
    상기 내부 전극이 니켈을 포함하는 적층형 커패시터.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 유전체층이 마그네슘 또는 희토류 원소 중 적어도 하나 이상을 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 바디는, 상하부가 내부 전극을 포함하지 않는 상부 및 하부 커버로 형성되고,
    상기 상부 및 하부 커버가 상기 유전체층과 동일한 재질로 이루어지는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 내부 전극이, 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 및 구리(Cu) 중 하나 이상을 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 도전성 수지층은 도전성 금속과 에폭시를 포함하는 적층형 커패시터.
  10. 제9항에 있어서,
    상기 도전성 금속이 구리 또는 니켈인 적층형 커패시터.
  11. 제1항에 있어서,
    상기 바디는, 상기 유전체층의 두께가 2.8㎛ 미만인 적층형 커패시터.
  12. 제1항에 있어서,
    상기 바디는, 상기 내부 전극의 두께가 1㎛ 미만인 적층형 커패시터.
  13. 제1항에 있어서,
    상기 바디는, 상기 유전체층의 두께가 상기 내부 전극의 두께의 2배 보다 큰 적층형 커패시터.
  14. 제1항에 있어서,
    상기 외부 전극은, 상기 바디의 일면에 형성되어 상기 내부 전극과 접속되는 머리부 및 상기 머리부에서 상기 바디의 실장 면의 일부까지 연장되는 밴드부를 포함하는 적층형 커패시터.
  15. 제14항에 있어서,
    상기 바디의 단면에서, 상기 도전층의 밴드부의 끝단까지의 거리가 상기 도전성 수지층의 밴드부의 끝단까지의 거리 보다 짧은 적층형 커패시터.
  16. 제1항에 있어서,
    상기 내부 전극의 두께는 1㎛ 미만이고, 상기 유전체층의 두께는 2.8㎛ 미만인 적층형 커패시터.
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