KR20120068622A - 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 본 발명에 따른 외부전극용 도전성 페이스트 조성물은 도전성 금속 분말; 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit);를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택된다. 본 발명에 따른 외부전극용 도전성 페이스트 조성물은 도금액에 대한 내식성이 강화된 글라스 프릿트 조성물을 포함하므로 도금액의 침투를 막아 칩 신뢰성이 향상된다.
Description
본 발명은 칩 신뢰성을 향상시킬 수 있는 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이런 경우, 외부전극 층의 두께를 감소시킴으로써 전체 칩 사이즈는 동일하게 유지하면서 적층 세라믹 커패시터의 소형화 및 대용량화를 시도하고 있다.
그러나 외부전극 층의 두께가 얇아지면 상대적으로 전극 치밀도나 코너(corner)부의 커버리지(coverage)가 떨어지게 되고, 이런 경우 외부전극 소성 후 도금 공정에서 도금액이 전극 내부로 침투할 가능성이 높아진다.
외부전극 내 글래스가 도금액 성분에 대한 내식성이 우수하지 못하면 글래스가 침식되면서 도금액이 전극을 통하여 칩 내부로까지 침투할 수 있게 되고, 이는 칩 신뢰성에 좋지 않은 문제가 있었다.
본 발명은 칩 신뢰성을 향상시킬 수 있는 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시 형태는 도전성 금속 분말; 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit);를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택되는 외부 전극용 도전성 페이스트 조성물을 제공한다.
상기 도전성 금속 분말은 구리(Cu)일 수 있다.
상기 글라스 프릿트의 평균 입자 크기는 3.0 내지 4.0 μm 일 수 있다.
상기 글라스 프릿트의 함량은 상기 도전성 금속 분말 100 중량부에 대하여 5 내지 20 중량부일 수 있다.
본 발명의 다른 실시형태는 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물 각각을 칭량하여 용융하는 단계; 상기 용융액을 냉각시켜 글라스 프레이크(glass flake)를 마련하는 단계; 상기 글라스 프레이크를 분쇄하여 글라스 프릿트를 마련하는 단계; 및 상기 글라스 프릿트와 도전성 금속 분말을 혼합하여 페이스트를 마련하는 단계;를 포함하는 외부 전극용 도전성 페이스트 조성물 제조방법을 제공한다.
상기 전이 금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 용융 단계는 10 ℃/min의 승온 속도로 가열하여 1400 ℃에서 수행될 수 있다.
상기 분쇄는 알코올을 사용하여 습식 분쇄로 수행될 수 있다.
본 발명의 다른 실시형태는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 내부전극층; 및 상기 세라믹 본체의 측면에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하고, 상기 외부전극은 도전성 금속 분말 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit)를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택되는 도전성 페이스트 조성물의 소성으로 형성된 적층 세라믹 커패시터를 제공한다.
본 발명의 또 다른 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 도전성 금속 분말 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit)를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택되는 외부 전극용 도전성 페이스트 조성물로 외부전극 패턴을 형성하는 단계; 및 상기 외부전극 패턴을 소결시켜 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
본 발명에 따른 외부전극용 도전성 페이스트는 주석(Sn) 도금액에 대한 내식성이 강화된 글라스 프릿트 조성물을 포함하므로, 적층 세라믹 커패시터의 외부전극 도포 두께가 얇은 경우에도 도금액의 침투를 막아 칩 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4는 본 발명의 일 실시예와 비교예에 따른 외부전극 표면 및 단면을 비교한 전자현미경 사진이다.
도 5는 본 발명의 일 실시예와 비교예에 따른 전극소성 칩의 단면 연마 후 주석(Sn) 도금액에 1시간 동안 침적 후의 전자현미경 사진이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4는 본 발명의 일 실시예와 비교예에 따른 외부전극 표면 및 단면을 비교한 전자현미경 사진이다.
도 5는 본 발명의 일 실시예와 비교예에 따른 전극소성 칩의 단면 연마 후 주석(Sn) 도금액에 1시간 동안 침적 후의 전자현미경 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태에 따른 외부 전극용 도전성 페이스트 조성물은 도전성 금속 분말; 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit);를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택된다.
상기 도전성 금속 분말은 외부 전극 제조용이라면 특별히 제한되지 않으며, 예를 들어, 구리(Cu) 등을 사용할 수 있다.
상기 외부 전극용 도전성 페이스트 조성물을 제조하기 위한 도전성 금속 분말의 함량은 본 발명의 실시를 위해 다양하게 정해질 수 있으며, 특별히 제한되지 않는다.
적층 세라믹 커패시터의 소형화, 대용량화를 위해 외부전극 두께가 얇아지면서 외부전극 소성 후 도금 공정에서 도금액의 전극 내부로의 침투 및 이로 인한 칩 신뢰성 저하의 문제가 계속 되었다.
이런 경우 외부전극 내 글래스가 도금액에 대한 내식성이 우수하지 못하기 때문에 도금액에 의해 상기 글래스가 침식되면서 도금액이 전극 내부로 침투하게 되는 것이다.
따라서, 도금액의 전극 내부로의 침투 및 이로 인한 칩 신뢰성 저하의 문제를 해결하기 위해, 본 발명의 일 실시형태에 따르면 도금액에 대한 내식성이 우수한 글라스 프릿트를 포함하는 도전성 페이스트 조성물을 제공한다.
즉, 외부전극 내 글라스의 도금액에 대한 내식성을 강화함으로써 도금 공정에서 일어날 수 있는 도금액의 전극 내 침투를 막아 칩 신뢰성을 향상시킬 수 있게 되는 것이다.
외부전극에 적용되는 글라스는 다양한 산화물들이 혼합된 조성인데, 본 발명의 일 실시형태에 따르면 글라스의 도금액에 대한 내식성을 강화하기 위해 상기 산화물들의 종류나 조성비를 조절한다.
즉, 본 발명의 일 실시형태에 따르면 규소 산화물(SiO2) 및 붕소산화물(B2O3)과 같이 글라스 망목 형성물(network former)의 비중을 높임으로써 글라스의 도금액에 대한 내식성을 향상시킨다.
구체적으로, 본 발명의 일 실시형태에 따르면 외부전극용 도전성 페이스트 조성물에 포함되는 글라스 프릿트는 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O 의 조성을 갖는다.
여기서, 규소산화물(SiO2)의 a는 도금액에 대한 내식성 향상을 위해 다양하게 적용될 수 있으나, 15 내지 70 몰 퍼센트(mol%)가 바람직하다.
15 몰 퍼센트 미만의 경우에는 도금액에 대한 내식성 향상 효과가 미비하고, 70 몰 퍼센트를 초과하는 경우에는 구리(Cu)와의 젖음성이 좋지 않은 문제가 있어 상기와 같은 몰 퍼센트가 바람직하다.
또한, 붕소산화물(B2O3)도 글라스 망목 형성물로서 도금액에 대한 내식성 향상을 위해 b가 다양하게 적용될 수 있으나, 15 내지 45 몰 퍼센트가 바람직하다.
15 몰 퍼센트 미만의 경우 도금액에 대한 내식성 향상 효과가 미비하고, 45 몰 퍼센트 초과의 경우는 구리(Cu)와의 젖음성이 좋지 않은 문제가 있다.
또한, 상기 글라스 프릿트의 조성에 포함되는 알루미늄 산화물(Al2O3)의 c는 다양한 몰 퍼센트 적용이 가능하나, 1 내지 10 몰 퍼센트가 바람직하다.
상기 글라스 프릿트의 조성에는 전이금속 산화물(TMxOy)도 포함되는데, 전이금속은 특별히 제한되지 않으며, 예를 들면, 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
상기 x와 y는 양수로서 전이 금속 산화물의 형태에 따라 다양한 수로 표현될 수 있다.
전이금속 산화물의 몰 퍼센트 d는 본 발명의 목적에 따라 다양하게 적용될 수 있으며, 1 내지 50 몰 퍼센트가 바람직하다.
한편, 상기 글라스 프릿트는 추가 조성으로서 R1 2O와 R2O 형태의 산화물을 포함할 수 있다.
여기서, R1 은 알칼리 금속이라면 특별히 제한되지 않으며, 예를 들면, 리튬(Li), 나트륨(Na) 및 칼륨(K) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
또한, R1 2O 형태의 산화물의 몰 퍼센트 e는 본 발명의 목적에 따라 다양하게 적용될 있으며, 2 내지 30 몰 퍼센트가 바람직하다.
R2 는 알칼리 토금속이라면 특별히 제한되지 않으며, 예를 들면, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
또한, R2O 형태의 산화물의 몰 퍼센트 f는 본 발명의 목적에 따라 다양하게 적용될 수 있으며, 5 내지 40 몰 퍼센트가 바람직하다.
상기와 같이, 본 발명의 일 실시형태에 따른 페이스트 조성물은 글라스 망목 형성물인 규소산화물과 붕소산화물의 함량 비중이 상대적으로 높은 조성을 갖는 글라스 프릿트를 포함함으로써, 도금액에 대한 내식성을 강화시켜 칩 신뢰성을 향상시키는 효과가 있다.
상기 글라스 프릿트의 평균 입자 크기는 본 발명의 실시를 위해 다양하게 적용될 수 있으며, 3.0 내지 4.0 μm 일 수 있다.
상기 글라스 프릿트의 평균입도는 도전성 금속 분말 특히 구리(Cu)와의 젖음성이 우수하면서도 도금액에 대한 내식성 강화의 효과를 동시에 얻기 위해 적절한 크기로 조절될 수 있다.
또한, 상기 글라스 프릿트의 함량은 본 발명의 목적에 따라 다양하게 적용될 수 있으며, 예를 들어, 상기 도전성 금속 분말 100 중량부에 대하여 5 내지 20 중량부일 수 있다.
상기 글라스 프릿트의 함량이 5 중량부 미만일 경우에는 도금액의 침투를 막아 칩 신뢰성을 향상시키는 효과가 미비하고, 20 중량부를 초과할 경우 글라스 용융시 상분리가 발생할 수 있어 문제가 된다.
본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물 제조방법은 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물 각각을 칭량하여 용융하는 단계; 상기 용융액을 냉각시켜 글라스 프레이크(glass flake)를 마련하는 단계; 상기 글라스 프레이크를 분쇄하여 글라스 프릿트를 마련하는 단계; 및 상기 글라스 프릿트와 도전성 금속 분말을 혼합하여 페이스트를 마련하는 단계;를 포함한다.
이하, 외부전극용 도전성 페이스트 조성물 제조방법을 각 단계별로 구체적으로 설명하도록 한다.
우선, 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물 각각을 칭량하여 용융한다.
각 산화물의 칭량은 상술한 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트 조성물에 포함되는 글라스 프릿트의 조성비에 따라 수행된다.
상기 전이금속, 알칼리 금속 및 알칼리 토금속의 종류는 상술한 글라스 프릿트의 조성에서와 동일하다.
상기 용융 단계는 10 ℃/min의 승온 속도로 가열하여 1400 ℃에서 수행될 수 있다.
다음으로, 상기 용융액을 냉각시켜 글라스 프레이크(glass flake)를 마련하며, 상기 냉각은 트윈 롤러(twin roller)를 이용하여 수행될 수 있다.
그 다음, 글라스 프릿트를 마련하기 위해 상기 글라스 프레이크를 분쇄할 수 있으며, 글라스 프릿트의 평균 입자 크기의 제어를 위해 분쇄 방식에 제한은 없으며, 예를 들어, 상기 분쇄는 건식 및 습식으로 수행될 수 있다.
상기 건식 분쇄 및 습식 분쇄는 글라스 프릿트의 평균 입자 크기를 3.0 내지 4.0 μm 로 조절하기 위해 수행될 수 있다.
또한, 상기 습식 분쇄는 알코올을 사용하여 수행될 수 있다.
끝으로, 상기 글라스 프릿트와 도전성 금속 분말을 혼합하여 페이스트를 마련할 수 있으며, 상기 페이스트는 베이스 수지, 유기 비이클(vehicle) 및 기타 첨가제를 더 포함할 수 있다.
상기 도전성 금속 분말은 상술한 바와 같이, 구리(Cu)일 수 있으며, 함량은 본 발명의 목적에 따라 다양하게 적용될 수 있다.
상기 글라스 프릿트의 함량은 본 발명의 목적에 따라 다양하게 적용될 수 있으며, 예를 들어, 도전성 금속 분말 100 중량부에 대하여 5 내지 20 중량부일 수 있다.
상기 베이스 수지, 유기 비이클(vehicle) 및 기타 첨가제는 통상 외부전극용 도전성 페이스트 조성물 제조시에 사용되는 것이라면 특별히 제한되지 않으며, 그 함량도 본 발명의 목적에 따라 다양하게 적용될 수 있다.
상술한 본 발명의 일 실시형태에 따른 제조방법에 의해 제조된 외부전극용 도전성 페이스트 조성물은 도금액에 대한 내식성이 강화된 글라스 프릿트의 조성을 가질 수 있다.
따라서, 도금 공정에서 도금액의 내부전극 층으로의 침투를 억제함으로써, 초소형, 고용량의 적층 세라믹 커패시터를 제조하는 경우에도 칩 신뢰도를 향상시키는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이고, 도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성된 내부전극층(130a, 130b), 상기 내부전극과 전기적으로 연결된 외부전극(120a, 120b)을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 내부전극층(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체 층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 내부전극층(130a, 130b)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층의 적층 방향에 따라 대향 배치되어 유전체층에 의해 서로 전기적으로 절연되어 있다.
상기 내부전극층(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다.
상기 세라믹 소체의 측면으로 노출되는 내부전극층(130a, 130b)의 일단은 외부전극(120a, 120b)과 각각 전기적으로 연결된다.
상기 외부전극(120a, 120b)에 소정의 전압을 인가하면 서로 대향하는 내부전극층(130a, 130b) 사이에는 전하가 축적되고, 적층 세라믹 커패시터의 정전용량은 내부전극층(130a, 130b)의 면적의 크기에 비례한다.
상기 내부전극층(130a, 130b)은 도전성 금속으로 형성되며, 상기 도전성 금속은 특별히 제한되지 않으며, 예를 들면, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
상기 외부전극(120a, 120b)은 상술한 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트의 소성에 의하여 형성된 것으로, 상기 페이스트의 조성 및 함량은 상술한 바와 같다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기와 같이 도금액에 대한 내식성이 강화된 글라스 프릿트를 포함하는 페이스트 조성물에 의해 형성된 외부전극을 포함하므로, 도금액의 내부전극으로의 침투를 막아 칩 신뢰성이 우수하다.
따라서, 상기와 같은 효과로 인하여 본 발명의 일 실시형태에 따르면, 신뢰도가 우수하면서도 초소형 및 초고용량의 적층 세라믹 커패시터의 제조가 가능하다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 상기 일단과 전기적으로 연결되도록 외부전극 패턴을 형성하는 단계; 및 상기 외부전극 패턴을 소결시켜 외부전극을 형성하는 단계;를 포함한다
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 구체적으로 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다(a). 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극 페이스트를 도포하여 내부전극 패턴을 형성한다(b).
상기 내부전극 패턴은 스크린 인쇄법에 의하여 형성될 수 있다.
상기 내부전극 페이스트는 금속 분말이면 제한되지 않으며, 니켈(Ni) 또는 니켈(Ni) 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트형으로 한 것이다.
상기 유기 바인더에는 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지 또는 로진에스테르 등의 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, 테레비네올, 또는 부틸프탈레이트 등의 용제를 사용할 수 있다.
다음으로, 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다(c).
이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다(d).
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단한다(e).
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이후, 절단된 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다(f).
세라믹 소체를 물 및 연마매체를 포함하는 배럴(barrel) 내에서 처리하여 표면 연마를 한다.
표면연마는 세라믹 적층체의 제조단계에서 행하여도 좋다.
다음으로, 세라믹 소체의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성한다(g).
이하, 외부 전극의 형성방법을 구체적으로 설명한다.
상술한 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트를 세라믹 소체의 측면에 도포하여 외부전극 패턴을 형성한다.
상기 외부 전극용 도전성 페이스트를 소결시켜 외부전극을 형성한다.
상기 외부전극용 도전성 페이스트의 소결은 600 내지 900℃에서 수행될 수 있다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
최근 적층 세라믹 커패시터의 초소형화 및 고용량화에 따라 외부전극의 두께가 얇아지게 되므로 상기 도금 공정에서 도금액이 내부전극 층으로 침투되는 문제가 있었다.
본 발명의 일 실시형태에 따르면 도금액에 대한 내식성이 강화된 글라스 프리트 조성물을 포함하는 도전성 페이스트로 외부전극을 형성하므로 도금액의 내부전극 층으로의 침투를 막을 수 있다.
따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터 제조방법에 의하면 커패시터의 신뢰성은 향상되면서 동시에 적층 세라믹 커패시터의 초소형화 및 고용량화를 달성할 수 있는 우수한 효과가 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
실시예
본 발명의 실시예는 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O 조성에서 각각의 원소를 칭량하고, 10 ℃/min의 승온속도로 1400 ℃에서 용융시킨 후, 트윈 롤러(twin roller)를 통하여 급냉 시킴으로써 글라스 프레이크 (glass flake)를 제작하였다. 다음으로 건식분쇄 및 알코올을 사용한 습식분쇄를 이용하여 글라스의 평균 입도가 3.5 ㎛가 되도록 글라스 프릿트를 제조하였다.
상기 조성에서의 전이금속(TM), R1 및 R2 의 종류 그리고 구체적인 함량은 하기 [표 1]에 기재된 바와 같다.
비교예
1 내지 10
비교예 1 내지 10은 실시예와 비교하여 글라스 프릿트의 조성인 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O 에서 각 산화물의 종류 및 함량이 본 발명의 범위를 벗어나도록 제조된 것을 제외하고는 상기 실시예와 동일하게 제작하였다.
또한, 구체적인 산화물의 종류 및 함량은 하기 [표 1]에 기재된 바와 같다.
글라스의 물성 평가는 글라스 형성 정도, 연화온도, 주석(Sn) 도금액에 대한 내식성, 페이스트 제조후 외부전극 도포/소성시 전극 표면에 대한 글라스 용출 여부로 평가하였다.
글라스 형성 정도는 글라스 용융시 완전한 용융이 이루어지지 않거나 용융체 내에서 상분리가 발생하여 불안정한 경우에 대해 NG로 판정하였다.
연화온도는 TG/DTA 및 고온현미경을 이용하여 10 ℃/min의 승온속도로 측정하였다.
주석(Sn) 도금액에 대한 내식성은 글라스 용융 후 냉각시켜 얻은 컬릿(cullet)을 60℃ 주석(Sn) 도금액에 1시간 침적 후 글라스 용출 현상에 의한 무게감량 측정을 통해 내식성을 평가하였다.
이때 각각의 글라스 별 실제 무게감량을 측정하였고, 가장 무게감량이 큰 비교예 1의 글라스의 무게 감량분을 100으로 환산하였을 때의 상대적 무게 감량분이 10 이하의 값을 나타내는 경우를 양호한 것으로 판단하였다.
글라스 물성 평가 후, 소성이 완료된 칩에 본 발명의 글라스 프릿트가 투입된 페이스트로 도포를 한 후, 785℃에서 전극 소성을 행하였고, 전극 소성이 완료된 칩의 표면을 전자 현미경(Scanning Electron Microscope, SEM)으로 분석하여 글라스가 전극 표면을 덮고 있는 영역의 폭이 10 ㎛ 이상인 영역이 존재하는 경우를 NG로 판단하였다.
또한 칩 단면을 연마한 후 주석(Sn) 도금액에 침적하여 외부전극 내 글래스가 침식되었는지 여부를 전자 현미경(SEM)을 이용하여 관찰하였다.
| 실시예 | 비교예1 | 비교예2 | 비교예3 | 비교예4 | 비교예5 | 비교예6 | 비교예7 | 비교예8 | 비교예9 | 비교예10 | |||
| 글래스 조성 | SiO2 | 44 | 7 | 65 | 20 | 22 | 12 | 51 | 7 | 52 | 35 | 50 | |
| B2O3 | 20 | 24 | 20 | 35 | 24 | 34 | 19 | 14 | 19 | 35 | 18 | ||
| Al2O3 | 1 | 4 | 0 | 0 | 4 | 4 | 0 | 4 | 0 | 5 | 0 | ||
| TMxOy | ZnO | 3 | 28 | 0 | 5 | 13 | 13 | 0 | 28 | 15 | |||
| TiO2 | 5 | ||||||||||||
| V2O5 | 6 | 7 | 10 | ||||||||||
| CuO | 5 | ||||||||||||
| R1 2O | Li2O | 12 | 0 | 10 | 10 | 0 | 0 | 16 | 0 | 17 | 0 | 15 | |
| K2O | 5 | 5 | 5 | 7 | 7 | 7 | |||||||
| R2O | BaO | 7 | 28 | 0 | 10 | 28 | 28 | 0 | 38 | 0 | 5 | 0 | |
| CaO | 2 | 9 | 10 | 9 | 9 | 9 | 5 | ||||||
| 합계 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | ||
| 평가 물성 | 글래스 형성 | ○ | ○ | ○ | ○ | ○ | ○ | ○ | X | ○ | X | X | |
| 연화점(℃) | 585 | 625 | 666 | 607 | 696 | 666 | 536 | - | 571 | - | - | ||
| Sn 도금액 내식성(%) | 4.2 | 100 | 0 | 50.6 | 37.6 | 76.8 | 1.3 | - | 10.7 | - | - | ||
| 실 무게감량(%) | 0.6 | 14.8 | 0.0 | 7.5 | 5.6 | 11.4 | 0.2 | - | 1.6 | - | - | ||
| 글래스 용출 | 양호 | 양호 | NG | NG | 양호 | NG | NG | - | NG | - | - | ||
| 판정 | ○ | X | X | X | X | X | X | X | X | X | X | ||
[조성단위 : 몰 퍼센트(mol%)]
실시예의 경우 본 발명의 청구범위를 만족하는 조성의 글라스로 도금액 내식성이 비교예 1 대비 4.2 %로 양호하였고, 전극소성 후 글라스 용출 또한 발생하지 않아 외부전극용 페이스트에 적용하기에 적합한 것으로 판정되었다.
비교예 1의 경우 전이금속 산화물(TMxOy)의 첨가량이 28 mol%로 니켈-구리(Ni-Cu) 접촉성이 우수하고 구리(Cu)와의 젖음성(wettability)은 우수하지만, 규소산화물(SiO2)의 첨가량이 7 mol%로 청구범위인 15~70 mol%를 벗어난 값으로 주석(Sn) 도금액에 대한 내식성이 매우 취약하다.
비교예 2의 경우 Al2O3, TMxOy, R2O를 함유하지 않은 조성으로 도금액 내식성은 매우 우수하였으나, 전극 소성 후 글라스 용출이 심하였다.
비교예 3의 경우 Al2O3를 함유하지 않은 조성으로 도금액 내식성이 비교예 1 대비 50.6%로 안 좋았고 전극 소성 후 글라스 용출 또한 심하였다.
비교예 4의 경우 R1 2O를 함유하지 않은 조성으로 도금액 내식성이 비교예 1 대비 37.6%로 안 좋았으나 전극 소성 후 글라스 용출 면에서는 양호하였다.
비교예 5의 경우 SiO2의 함량이 12 mol%로 청구범위 밖의 값이고 R1 2O를 함유하지 않은 조성으로 도금액 내식성이 비교예 1 대비 76.8%로 안 좋았고 전극소성 후 글라스 용출이 심하였다.
비교예 6의 경우 Al2O3, TMxOy, R2O를 함유하지 않은 조성으로 도금액 내식성은 비교예 1 대비 1.3%로 우수하였으나 전극 소성 후 글라스 용출이 심하였다.
비교예 7의 경우 SiO2가 7 mol%, B2O3가 14 mol%, R2O가 47 mol%로 각각 청구범위 밖의 값이고 R1 2O를 함유하지 않은 조성으로 글라스 용융시 불안정하여 상분리가 발생하였고, 이후 평가를 진행할 수 없었다.
비교예 8의 경우 Al2O3와 R2O를 함유하지 않은 조성으로 도금액 내식성이 비교예 1 대비 10.7%로 안 좋았고, 전극 소성 후 글라스 용출이 심하였다.
비교예 9의 경우 R1 2O를 함유하지 않은 조성으로 글라스 용융시 완전한 용융이 이루어지지 않았으며, 이후 평가를 진행할 수 없었다.
비교예 10의 경우 Al2O3, R2O를 함유하지 않은 조성으로 글라스 용융시 불안정하여 상분리가 발생하였고, 이후 평가를 진행할 수 없었다.
도 4는 본 발명의 일 실시예와 비교예에 따른 외부전극 표면 및 단면을 비교한 전자현미경 사진이다.
도 5는 본 발명의 일 실시예와 비교예에 따른 전극소성 칩의 단면 연마 후 주석(Sn) 도금액에 1시간 동안 침적 후의 전자현미경 사진이다.
비교예 1내지 3과 실시예의 글라스 프릿트를 투입한 구리(Cu) 페이스트를 칩에 도포하여 소성한 후의 외부전극 미세구조를 도 4에 나타내었다.
비교예1의 글라스 프릿트를 적용한 경우 Cu와의 젖음성이 우수하므로 전극 표면으로의 글래스 용출도 없고 비교적 안정적인 외부전극 미세구조를 구현할 수 있다.
그러나 앞서 언급한대로 글라스의 도금액에 대한 내식성이 좋지 못하므로 전극 커버리지(coverage)가 떨어지는 부분이 존재하는 경우 도금액이 침투할 수 있는 문제가 있다.
비교예 2와 비교예 3의 글라스 프릿트를 적용한 경우 구리(Cu)와의 젖음성이 떨어져 글라스가 소결된 전극 내에 균일하게 분포하지 못하고, 전극 표면으로 용출 되거나 외부전극과 칩 세라믹의 계면을 전부 채우지 못하는 미세구조를 나타낸다.
실시예의 글라스 프릿트를 적용한 경우 구리(Cu)와의 젖음성이 좋기 때문에 외부전극 표면으로의 글라스 용출이 억제되어 비교예1의 경우와 유사한 외부전극 미세구조를 나타낸다.
또한 도 5에 나타낸 바와 같이 주석(Sn) 도금액에 침적한 경우에도 비교예 1의 글라스 프릿트는 모두 도금액에 침식되어 제거된 반면(a), 실시예의 글라스 프릿트는 침식되지 않고 그대로 존재하고 있다(b).
이로부터 실시예의 글라스 프릿트는 외부전극 도포두께가 얇아져 전극 커버리지(coverage)가 떨어지는 경우에도 도금액의 침투를 억제하여 칩 신뢰성 향상에 기여할 수 있음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극층
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극층
Claims (18)
- 도전성 금속 분말; 및
aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit);
를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택되는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 도전성 금속 분말은 구리(Cu)인 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 글라스 프릿트의 평균 입자 크기는 3.0 내지 4.0 μm 인 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 글라스 프릿트의 함량은 상기 도전성 금속 분말 100 중량부에 대하여 5 내지 20 중량부인 외부 전극용 도전성 페이스트 조성물.
- 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물 각각을 칭량하여 용융하는 단계;
상기 용융액을 냉각시켜 글라스 프레이크(glass flake)를 마련하는 단계;
상기 글라스 프레이크를 분쇄하여 글라스 프릿트를 마련하는 단계; 및
상기 글라스 프릿트 및 도전성 금속 분말을 혼합하여 페이스트를 마련하는 단계;
를 포함하는 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 전이 금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 하나 이상인 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택된 하나 이상인 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상인 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 용융 단계는 10 ℃/min의 승온 속도로 가열하여 1400 ℃에서 수행되는 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 분쇄는 알코올을 사용하여 습식 분쇄로 수행되는 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 도전성 금속 분말은 구리(Cu)인 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 글라스 프릿트의 평균 입자 크기는 3.0 내지 4.0 μm 인 외부 전극용 도전성 페이스트 조성물 제조방법.
- 제5항에 있어서,
상기 글라스 프릿트의 함량은 상기 도전성 금속 분말 100 중량부에 대하여 5 내지 20 중량부인 외부 전극용 도전성 페이스트 조성물 제조방법.
- 세라믹 소체;
상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 내부전극층; 및
상기 세라믹 본체의 측면에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하고,
상기 외부전극은 도전성 금속 분말 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit)를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택되는 도전성 페이스트 조성물의 소성으로 형성된 적층 세라믹 커패시터.
- 복수의 세라믹 그린 시트를 마련하는 단계;
상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
상기 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계;
상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 도전성 금속 분말 및 aSiO2-bB2O3-cAl2O3-dTMxOy-eR1 2O-fR2O의 화학식으로 조성되는 글라스 프릿트(glass frit)를 포함하며, 여기서, TM은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택된 전이금속(Transition Metal)이며, R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, x,y>o 이고, a는 15 내지 70, b는 15 내지 45, c는 1 내지 10, d는 1 내지 50, e는 2 내지 30 및 f는 5 내지 40 몰 퍼센트(mol%) 범위에서 a+b+c+d+e+f=100 몰 퍼센트(mol%)가 되도록 각각 선택되는 외부 전극용 도전성 페이스트 조성물로 외부전극 패턴을 형성하는 단계; 및
상기 외부전극 패턴을 소결시켜 외부전극을 형성하는 단계;
를 포함하는 적층 세라믹 커패시터의 제조방법.
- 제15항에 있어서,
상기 도전성 금속 분말은 구리(Cu)인 적층 세라믹 커패시터의 제조방법.
- 제15항에 있어서,
상기 글라스 프릿트의 평균 입자 크기는 3.0 내지 4.0 μm 인 적층 세라믹 커패시터의 제조방법.
- 제15항에 있어서,
상기 글라스 프릿트의 함량은 상기 도전성 금속 분말 100 중량부에 대하여 5 내지 20 중량부인 적층 세라믹 커패시터의 제조방법.
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