KR20130027784A - 외부 전극용 도전성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 외부 전극용 도전성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 도전성 금속; 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속;을 포함하는 외부 전극용 도전성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.
본 발명에 따르면 내부전극과의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량 해결이 가능하다.
본 발명에 따르면 내부전극과의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량 해결이 가능하다.
Description
본 발명은 내부전극과의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량을 해결한 외부전극용 도전성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
상기 글라스는 산화물계 글라스 분말을 통상 사용하며, 상기 외부전극 페이스트를 칩 단부에 도포한 후 소결시킴으로써 외부전극을 형성하게 되며, 그 후 니켈(Ni)과 주석(Sn)을 순차적으로 전해 도금하여 도금층을 형성한다.
그러나, 상기 외부전극 페이스트에 산화물계 글라스를 첨가하여 제작함으로써 아래와 같은 문제가 야기될 수 있다.
첫째, 소성 과정에서 글라스가 내부전극을 덮어 버림으로써 내부전극과 외부전극간 연결성을 저해할 수 있는 문제가 있다.
둘째, 소성 과정에서 글라스가 외부전극층 밖으로 용출됨으로써 소성 후 도금 공정에서 도금 불량이 발생할 수 있는 문제가 있다.
특히, 외부전극의 박층화에 따라 원하는 수준의 치밀도 구현은 어려워지며, 글라스의 고온거동 특성상 글라스의 결핍 또는 과잉으로 인한 불량 발생 가능성은 증가하게 된다.
본 발명은 내부전극과의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량을 해결한 외부전극용 도전성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 도전성 금속; 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속;을 포함하는 외부 전극용 도전성 페이스트를 제공한다.
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 일 수 있다.
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하인 적층 세라믹 전자부품을 제공한다.
상기 제1 및 제2 외부 전극은 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 도포하여 형성될 수 있다.
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 일 수 있다.
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 복수 개의 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하인 적층 세라믹 전자부품을 제공한다.
상기 제1 및 제2 외부 전극은 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 도포하여 형성될 수 있다.
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 일 수 있다.
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체 상에 도포하는 단계; 및 상기 세라믹 본체를 소성하여 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 일 수 있다.
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하일 수 있다.
본 발명에 따르면 전도성을 띠는 비정질 금속(Amorphous metal)을 이용하여 외부전극을 형성함으로써, 전극 소성 후 야기되기 쉬운 내부전극과 외부전극 사이의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량을 해결한 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트를 개략적으로 나타내는 개략도이다.
도 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 A-A' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
도 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 A-A' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 외부전극용 도전성 페이스트를 개략적으로 나타내는 개략도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 외부 전극용 도전성 페이스트는 도전성 금속(1); 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속(2);을 포함할 수 있다.
상기 외부 전극용 도전성 페이스트는 도전성 금속(1); 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속(2);을 포함할 수 있으며, 유기 바인더(binder) 및 유기 용제를 포함하는 유기 비이클(vehicle)을 더 포함할 수 있다.
상기 도전성 금속(1)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 도전성 금속(1)은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 페이스트가 전도성 비정질 금속(2)을 포함하기 때문에, 글라스와 같은 무기 재료를 포함할 경우 생길 수 있는 문제가 발생하지 않으므로 상기 도전성 금속(1)은 40 내지 60 중량부의 함량을 가질 수 있다.
구체적으로, 글라스를 과량으로 포함하는 경우 소성 과정에서 글라스가 내부전극을 덮어 버림으로써 내부전극과 외부전극간 연결성을 저해할 수 있는 문제 및 소성 과정에서 글라스가 외부전극층 밖으로 용출됨으로써 소성 후 도금 공정에서 도금 불량이 발생할 수 있는 문제가 본 발명의 일 실시형태에 따르면 발생하지 않을 수 있다.
따라서, 본 발명의 일 실시형태에 따르면 상기 도전성 금속(1)은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있는 것이다.
상기 도전성 금속(1) 분말이 상기 도전성 페이스트 100 중량부에 대하여 40 중량부 미만의 함량을 포함할 경우, 비정질 금속의 함량이 과량으로 첨가됨으로 인해 내부전극과 외부전극간 연결성이 저해될 수 있다.
또한, 60 중량부를 초과하는 함량을 포함할 경우, 상기 비정질 금속의 함량이 줄어들어, 칩 밀폐성 저하의 문제가 발생할 수 있다.
한편, 상기 비정질 금속 분말(2)은 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족할 수 있다.
상기 비정질 금속 분말은 전도성을 띠는 물질로서 소성 과정 중 외부전극과 세라믹 본체 사이에서 고르게 융착 되어 금속 외부 전극층과 세라믹 본체 사이를 강하게 접합시킬 수 있다.
또한, 내부전극을 포함한 세라믹 본체 말단의 밀폐 봉착(hermetic sealing)에 매우 효과적일 수 있다.
상기 비정질 금속은 전도성을 띠므로, 산화물계 글라스와 달리 소성 과정 중 용융된 비정질 금속이 내부전극을 덮어 버릴 경우에도 내부전극과 외부전극 간에 전기적 접합이 가능할 수 있다.
또한, 산화물계 글라스와 달리,상기 비정질 금속은 전도성을 띠므로, 소성 과정 중 용융된 비정질 금속이 외부전극층 밖으로 용출될 경우에도 도금층 형성이 가능할 수 있다.
본 발명의 일 실시형태에 따른 상기 비정질 금속 분말(2)은 내부전극과 외부전극 간에 전기적 접합 및 용출시에도 도금층 형성이 가능하도록 a(Cu, Ni)-bZr-c(Al, Sn)의 식으로 표현되는 물질을 포함할 수 있다.
상기 비정질 금속을 세라믹 본체와 400 내지 1000℃의 고온에서 균일하게 접합시키기 위해서 유리 안정성 및 젖음 온도가 중요할 수 있다.
상기 유리 안정성(ΔT)은 결정화 온도(Tc)와 유리 전이 온도(Tg)의 차이, 즉 ΔT = Tc - Tg로 표현될 수 있다.
상기 유리 안정성(ΔT)은 접합시키고자 하는 온도에서 안정적인 점성 거동의 확보 측면에서 중요한 인자로서, 본 발명의 일 실시형태에 따르면 상기 비정질 금속의 유리 안정성이 약 50℃ 이상이어야 세라믹 본체와 외부전극 간에 충분한 접합력을 얻을 수 있다.
상기 젖음 온도(Twet)는 비정질 금속의 들뜸 현상과 밀접한 특성으로서, 외부전극 페이스트 내 도전성 금속 분말과 비정질 금속 분말간 젖음 온도가 전극 소성 온도 대비 상대적으로 높은 경우, 소성 과정에서 용융액 상태의 비정질 금속이 외부 전극층 밖으로 용출될 수 있는 문제가 있다.
또한, 도전성 금속 분말과의 젖음 온도가 전극 소성 온도 대비 지나치게 낮은 경우, 내부전극과 외부전극 간 합금 반응이 일어나기도 전에 비정질 금속이 먼저 연화 및 융착 되어 내부전극을 덮어 버림으로써 내부전극과 외부전극 간 연결성을 저해할 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 식에서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족함으로써, 소성 과정 중 외부전극과 세라믹 본체 사이에서 고르게 융착 되어 금속 외부 전극층과 세라믹 본체 사이를 강하게 접합시킬 수 있다.
상기 비정질 금속 분말(2)의 평균 입경은 특별히 제한되지 않으나, 예를 들어, 0.5 내지 5.0 μm 일 수 있다.
상기 비정질 금속 분말(2)의 평균 입경이 0.5 μm 미만의 경우에는 상기 비정질 금속이 먼저 연화 및 융착 되어 내부전극을 덮어 버림으로써, 내부전극과 외부전극 간 연결성이 저하될 수 있다.
또한, 상기 비정질 금속 분말(2)의 평균 입경이 5.0 μm 를 초과하는 경우에는 소성 과정에서 상기 비정질 금속 분말이 외부전극층 밖으로 용출될 수 있어 문제가 될 수 있다.
도 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 A-A' 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(3)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(3)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32) 내부의 용존 산소 함량이 100 ppm 이하일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체 층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32)을 포함할 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(32)은 상기 제1 외부전극(31)과 다른 전위에 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부 전극(31, 32)은 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 도포하여 형성될 수 있다.
상기 외부전극용 도전성 페이스트에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 설명과 중복되므로 여기서는 생략하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32) 내부의 용존 산소 함량이 100 ppm 이하일 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 산화물계 글라스 대신 도전성을 띠는 비정질 금속을 포함하여 형성되므로, 용존 산소 함량은 매우 극소량만이 존재할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면 상기 외부 전극 형성시 페이스트 내에 산화물계 글라스를 포함하지 않으므로, 상기 산화물계 글라스로 인한 산소가 상기 외부 전극 내에는 존재하지 않을 수 있다.
다만, 외부 전극 형성과정에서 필연적 반응에 의한 산소가 발생할 수 있으나, 이는 매우 극소량으로서 본 발명의 일 실시형태에서는 상기 제1 및 제2 외부전극(31, 32) 내부의 용존 산소 함량이 100 ppm 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32) 내에 산화물계 글라스 대신 도전성을 띠는 비정질 금속을 포함함으로써, 전극 소성 후 야기되기 쉬운 내부전극과 외부전극 사이의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량을 해결한 적층 세라믹 전자부품을 구현할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수 개의 유전체층(3)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 복수 개의 유전체층(3) 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 제1 및 제2 내부 전극(21, 22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32) 내부의 용존 산소 함량이 100 ppm 이하일 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품은 유전체층, 제1 및 제2 내부전극층이 각각 복수 개 적층된 것을 제외하고는 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 동일하므로, 여기서 중복되는 설명은 생략하도록 한다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체층(3) 및 상기 유전체층(3)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련하는 단계; 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체(10) 상에 도포하는 단계; 및 상기 세라믹 본체(10)를 소성하여 제1 및 제2 외부전극(31, 32)을 형성하는 단계;를 포함할 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 있어 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
우선, 유전체층(3) 및 상기 유전체층(3)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련할 수 있다.
상기 유전체층(3)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.
다음으로, 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 마련할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 일 수 있다.
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 가질 수 있다.
다음으로, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체(10) 상에 도포할 수 있다.
끝으로, 상기 세라믹 본체(10)를 소성하여 제1 및 제2 외부전극(31, 32)을 형성할 수 있다.
또한, 상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하일 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 제1 및 제2 외부전극을 포함하는 적층 세라믹 캐패시터에 대해, 정전 용량 저하 여부 및 도금 불량 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
상기 유전체층의 소성 후 두께는 1 μm 이하로 제작하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 200층을 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 전도성 비정질 금속의 조성을 여러가지 다양하게 적용한 외부전극 페이스트를 이용하여 외부전극 형성하고 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
아래의 표 1은 적층 세라믹 캐패시터의 외부전극 형성용 도전성 페이스트 내에 포함되는 전도성 비정질 금속의 조성 및 함량에 따른 유리 안정성(ΔT), 젖음 온도(Twet), 정전 용량 저하 및 도금 불량 발생 여부를 비교한 표이다.
비교예1 | 비교예2 | 실시예1 | 실시예2 | 실시예3 | 실시예4 | 실시예5 | 실시예6 | 비교예3 | 비교예4 | 비교예5 | ||
비정질 금속 조성 (wt%) |
Cu | 10 | 20 | 40 | 0 | 45 | 50 | 25 | 65 | 30 | 49.5 | |
Ni | 5 | 0 | 10 | 45 | 0 | 0 | 30 | 0 | 0 | 0 | ||
Zr | 60 | 60 | 40 | 45 | 45 | 40 | 40 | 30 | 65 | 49.5 | ||
Al | 12.5 | 10 | 10 | 5 | 10 | 10 | 0 | 5 | 2.5 | 1 | ||
Sn | 12.5 | 10 | 0 | 5 | 0 | 0 | 5 | 0 | 2.5 | 0 | ||
합계 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | 100 | ||
비정질 금속 물성 | ΔT (℃) |
80 | 45 | 50 | 55 | 67 | 65 | 68 | 70 | 43 | 40 | 38 |
Twet(℃) | 720 | 820 | 770 | 750 | 715 | 725 | 730 | 720 | 790 | 805 | 830 | |
페이스트 평가 결과 |
용량 저하 여부 | X | X | O | O | O | O | O | O | X | X | X |
도금 불량 여부 | X | O | O | O | O | O | O | O | O | O | X | |
최종 판정 | X | X | O | O | O | O | O | O | X | X | X |
주1) 용량 저하 여부 평가 기준 : X는 불량 및 O는 우수
주2) 도금 불량 평가 기준 : X는 불량 및 O는 우수
상기 [표 1]을 참조하면, 비교예 1은 산화물계 글라스를 함유하는 통상의 외부전극용 페이스트를 적용한 경우로서, 전극 소성에 따른 용량 저하 및 도금 후 불량이 발생함을 알 수 있다.
또한, 비교예 2는 비정질 금속의 유리 안정성(ΔT)이 50℃ 미만이며, 구리(Cu)와의 젖음 온도(Twet) 역시 높은 값을 나타냄으로 인하여 정전 용량 저하의 문제가 있음을 알 수 있다.
반면, 실시예 1 및 2는 본 발명의 수치 범위를 만족하는 경우로서, 유리 안정성(ΔT) 및 구리(Cu)와의 젖음 온도(Twet)가 양호한 수준의 값을 보임에 따라 정전 용량 저하 및 도금 불량 문제가 발생하지 않아 양호한 결과를 보임을 알 수 있다.
실시예 3 내지 6의 경우 역시 유리 안정성(ΔT) 및 구리(Cu)와의 젖음 온도(Twet)가 매우 양호한 수준의 값을 보임에 따라 정전 용량 저하 및 도금 불량 문제가 발생하지 않아 양호한 결과를 보임을 알 수 있다.
한편, 비교예 3 내지 5의 경우 비정질 금속의 유리 안정성(ΔT)이 50℃ 미만이며, 구리(Cu)와의 젖음 온도(Twet) 역시 높은 값을 나타냄으로 인하여 정전 용량 저하의 문제가 있음을 알 수 있다.
결론적으로, 본 발명의 일 실시형태에 따르면, 제1 및 제2 외부전극이 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함함으로써, 전극 소성 후 야기되기 쉬운 내부전극과 외부전극 사이의 전극 연결성 저하 및 글라스 들뜸에 따른 도금 불량을 해결한 적층 세라믹 전자부품의 구현이 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 도전성 금속 2: 비정질 금속
3: 유전체 층 10: 세라믹 본체
21: 제1 내부전극 22: 제2 내부전극
31, 32: 제1 및 제2 외부 전극
3: 유전체 층 10: 세라믹 본체
21: 제1 내부전극 22: 제2 내부전극
31, 32: 제1 및 제2 외부 전극
Claims (19)
- 도전성 금속; 및
a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속;을 포함하는 외부전극용 도전성 페이스트.
- 제1항에 있어서,
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 인 외부전극용 도전성 페이스트.
- 제1항에 있어서,
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 갖는 외부전극용 도전성 페이스트.
- 제1항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 외부전극용 도전성 페이스트.
- 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하인 적층 세라믹 전자부품.
- 제5항에 있어서,
상기 제1 및 제2 외부 전극은 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 도포하여 형성된 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 인 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 갖는 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 복수 개의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 제1 및 제2 내부 전극; 및
상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하인 적층 세라믹 전자부품.
- 제10항에 있어서,
상기 제1 및 제2 외부 전극은 도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 도포하여 형성된 적층 세라믹 전자부품.
- 제11항에 있어서,
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 인 적층 세라믹 전자부품.
- 제11항에 있어서,
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 갖는 적층 세라믹 전자부품.
- 제11항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
도전성 금속 및 a(Cu, Ni)-bZr-c(Al, Sn)을 포함하며, 여기서 a+b+c=100, 20≤a≤60, 20≤b≤60 및 2≤c≤25를 만족하는 전도성 비정질 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계;
상기 제1 및 제2 내부전극과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체 상에 도포하는 단계; 및
상기 세라믹 본체를 소성하여 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제15항에 있어서,
상기 비정질 금속 분말의 평균 입경은 0.5 내지 5.0 μm 인 적층 세라믹 전자부품의 제조방법.
- 제15항에 있어서,
상기 도전성 금속은 상기 도전성 페이스트 100 중량부에 대하여 40 내지 60 중량부의 함량을 갖는 적층 세라믹 전자부품의 제조방법.
- 제15항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
- 제15항에 있어서,
상기 제1 및 제2 외부전극 내부의 용존 산소 함량이 100 ppm 이하인 적층 세라믹 전자부품의 제조방법.
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