KR102004789B1 - 적층 세라믹 전자부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하며, 상기 제1 외부전극은 제1 바탕전극과 상기 제1 바탕전극 상에 배치된 제1 단자전극을 포함하고, 상기 제2 외부전극은 제2 바탕전극과 상기 제2 바탕전극 상에 배치된 제2 단자전극을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 형성되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 전극층과 제2 전극층의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)이 배치된 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 실장 기판{Multi-layered ceramic electronic parts and board for mounting the same}
본 발명은 신뢰성이 개선된 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
치밀한 외부전극을 형성하기 위해서는 미립의 구리 분말의 사용, 미립의 글라스 분말의 사용 및 전극 소성 온도를 향상시키는 방법 등을 사용할 수 있다.
그러나, 미립의 구리 분말을 사용하는 경우 칩과 외부전극의 접촉성 및 외부전극의 치밀도는 향상되나, 소성 개시 및 완료 온도가 빨라 소성 후 고온에서 발생한 가스(gas)가 방출되지 못해 발생되는 블리스터(blister) 불량이 발생하는 문제가 있다.
한편, 저용량 적층 세라믹 전자부품의 경우 내부 유전체층의 두께가 두꺼움으로 인하여 연마 후 니켈 내부전극의 표면 노출 상태가 불량할 수 있으며, 이로 인하여 외부전극 형성시 생성되어야 하는 구리-니켈 합금층 생성이 어려울 수 있다.
이로 인하여, 세라믹 본체와 외부전극 사이의 접촉성 구현이 어렵고 상기 문제 해결을 위해서는 고온의 소성 온도가 요구된다.
따라서, 칩과 외부전극의 접촉성을 향상시킴과 동시에 도금액 침투를 방지하기 위하여 외부전극의 치밀도를 향상시킬 수 있는 방법은 여전히 요구되는 실정이다.
일본공개특허공보 1999-307391
본 발명은 신뢰성이 개선된 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하며, 상기 제1 외부전극은 제1 바탕전극과 상기 제1 바탕전극 상에 배치된 제1 단자전극을 포함하고, 상기 제2 외부전극은 제2 바탕전극과 상기 제2 바탕전극 상에 배치된 제2 단자전극을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 형성되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 전극층과 제2 전극층의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)이 배치된 적층 세라믹 전자부품을 제공한다.
상기 이차상(second phase)은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물일 수 있다.
상기 이차상(second phase)은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 가질 수 있다.
상기 이차상(second phase)은 결정형일 수 있다.
상기 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높을 수 있다.
상기 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높을 수 있다.
본 발명의 다른 실시 형태는 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은, 유전체층을 포함하는 세라믹 본체와 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 외부전극은 제1 바탕전극과 상기 제1 바탕전극 상에 배치된 제1 단자전극을 포함하고, 상기 제2 외부전극은 제2 바탕전극과 상기 제2 바탕전극 상에 배치된 제2 단자전극을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 형성되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 전극층과 제2 전극층의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)이 배치된 적층 세라믹 전자부품의 실장 기판을 제공한다.
상기 이차상(second phase)은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물일 수 있다.
상기 이차상(second phase)은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 가질 수 있다.
상기 이차상(second phase)은 결정형일 수 있다.
상기 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높을 수 있다.
상기 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높을 수 있다.
본 발명에 따르면 도금액 침투를 막을 수 있어 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극 단면 SEM(Scanning Electron Microscope) 사진이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 도금액에 대한 내산성 특성을 나타내는 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122); 및 상기 세라믹 본체(110)의 외측에 형성되며, 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부전극(131, 132);을 포함하며, 상기 제1 외부전극(131)은 제1 바탕전극(131a, 131b, 131c)과 상기 제1 바탕전극(131a, 131b, 131c) 상에 배치된 제1 단자전극(131d)을 포함하고, 상기 제2 외부전극(132)은 제2 바탕전극(132a, 132b, 132c)과 상기 제2 바탕전극(132a, 132b, 132c) 상에 배치된 제2 단자전극(132d)을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 형성되며, 제2 글라스를 포함하는 제2 전극층(131c, 132c)을 포함하며, 상기 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)(131b, 132b)이 배치될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(131)은 제1 바탕전극(131a, 131b, 131c)과 상기 제1 바탕전극(131a, 131b, 131c) 상에 배치된 제1 단자전극(131d)을 포함하고, 상기 제2 외부전극(132)은 제2 바탕전극(132a, 132b, 132c)과 상기 제2 바탕전극(132a, 132b, 132c) 상에 배치된 제2 단자전극(132d)을 포함할 수 있다.
또한, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 형성되며, 제2 글라스를 포함하는 제2 전극층(131c, 132c)을 포함하며, 상기 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)(131b, 132b)이 배치될 수 있다.
이하에서는, 상기 제1 및 제2 외부전극(131, 132)의 구조에 대하여 보다 상세히 설명하도록 한다.
상기 제1 및 제2 바탕전극 중 제1 전극층(131a, 132a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 제1 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 본체(110)의 양 단면에 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 및 제2 바탕전극 중 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 전극층(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질을 포함할 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속을 포함할 수 있다.
상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 제1 글라스를 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 제1 및 제2 바탕전극 중 제2 전극층(131c, 132c)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 제2 글라스를 포함할 수 있다.
상기 제2 전극층(131c, 132c)은 상기 도전성 금속 분말에 제2 글라스를 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 제1 및 제2 글라스는 후술하는 특징을 제외하고는 일반적으로 사용되는 것이면 특별히 제한되지 않으며, 예를 들어 규소계 또는 붕소계 산화물을 포함하는 것일 수 있다.
상기 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높을 수 있다.
상기와 같이 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높도록 조절하여 적용하므로, 상기 제1 및 제2 내부전극(121, 122)과의 접촉성을 좋게 할 수 있다.
다만, 상기 제1 글라스는 규소(Si)의 함량이 높기 때문에, 치밀도가 낮은 특성이 있다.
상기 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높을 수 있다.
상기와 같이 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높도록 조절하여 적용하므로, 치밀도가 우수할 수 있다.
다만, 상기 제2 글라스는 바륨(Ba)과 아연(Zn)의 함량이 높기 때문에, 니켈(Ni) 도금액에 대한 내산성이 떨어지는 특성이 있다.
즉, 상기와 같이 내부전극과의 접촉성 향상 및 도금액 침투 방지를 위해 바탕전극을 제1 전극층과 제2 전극층의 이중층 형태로 적용하였으나, 더욱 우수한 도금액 침투 방지 특성을 구현하기 위하여 본 발명의 일 실시형태에 따르면 상기 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)(131b, 132b)이 배치될 수 있다.
상기 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)(131b, 132b)이 배치됨으로써, 도금액 침투 억제 효과가 보다 우수할 수 있다.
상기 이차상(second phase)(131b, 132b)은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물일 수 있으나, 반드시 이에 제한되는 것은 아니다.
예를 들어, 상기 이차상(second phase)(131b, 132b)은 바륨(Ba), 규소(Si) 및 아연(Zn) 산화물(Ba-Zn-Si-O)일 수 있다.
상기 이차상(second phase)(131b, 132b) 형성은 다음과 같은 메카니즘에 의해 수행될 수 있다.
상술한 바와 같이 규소(Si)의 함량이 높은 제1 글라스가 포함된 제1 전극층(131a, 132a)에서 과농도의 규소(Si)가 제2 전극층(131c, 132c) 방향으로 이동할 수 있다.
한편, 바륨(Ba)과 아연(Zn)의 함량이 높은 제2 글라스가 포함된 제2 전극층(131c, 132c)에서 과농도의 바륨(Ba)과 아연(Zn)이 제1 전극층(131a, 132a) 방향으로 이동할 수 있다.
이로 인하여, 상기 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)(131b, 132b)이 배치될 수 있다.
상기 이차상(second phase)(131b, 132b)은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 가질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 이차상(second phase)(131b, 132b)은 결정형일 수 있다.
상기 이차상(second phase)(131b, 132b)이 결정형이기 때문에, 일반적인 비정질 글라스에 비하여 니켈(Ni) 도금액에 대한 침식 정도가 더 작을 수 있다.
이로 인하여, 도금액 침투 억제 효과가 보다 우수할 수 있는 것이다.
본 발명의 일 실시형태에 따르면 상기 적층 세라믹 커패시터의 소성 과정에서 온도 프로파일(Profile)을 제어함으로써 상기 이차상(second phase)(131b, 132b)이 니켈(Ni) 도금액에 대한 침식 정도가 더 작은 결정형이 되도록 할 수 있다.
구체적으로, 상기 소성 과정에서 가열에 의하여 바륨(Ba), 규소(Si) 및 아연(Zn) 산화물(Ba-Zn-Si-O) 형태의 이차상(second phase)(131b, 132b)을 형성하고, 냉각 속도를 낮춤으로써 상기 이차상(second phase)(131b, 132b)이 결정형을 가질 수 있다.
한편, 상기 제1 외부전극(131)은 상기 제1 바탕전극(131a, 131b, 131c) 상에 형성된 제1 단자전극(131d)을 포함할 수 있으며, 상기 제2 외부전극(132)은 상기 제2 바탕전극(132a, 132b, 132c) 상에 형성된 제2 단자전극(132d)을 포함할 수 있다.
상기 제1 및 제2 단자전극(131d, 132d)은 도금에 의해 형성될 수 있으며, 특히 니켈/주석 도금층일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극 단면 SEM(Scanning Electron Microscope) 사진이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극 단면에서 상기 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)(131b, 132b)이 배치되어 있음을 알 수 있다.
상기와 같이 니켈 도금액에 대한 침식 정도가 낮은 결정형의 이차상(second phase)(131b, 132b)이 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c)의 계면에 배치됨으로 인하여, 도금액 침투를 막아 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
우선, 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 본체(110)를 마련할 수 있다.
상기 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.
다음으로, 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 제1 글라스를 포함하는 외부전극 페이스트를 마련할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 글라스는 규소(Si)의 함량이 과량인 글라스일 수 있다.
다음으로, 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체(110) 상에 도포하여 제1 전극층을 형성할 수 있다.
다음으로, 상기 제1 전극층 상에 바륨(Ba)과 아연(Zn)의 함량이 과량인 제2 글라스를 포함하는 외부전극 페이스트를 도포하여 제2 전극층을 형성할 수 있다.
끝으로, 상기 세라믹 본체(110)를 소성하여 제1 및 제2 외부전극(131, 132)을 형성할 수 있다.
상기 세라믹 본체(10)를 소성하는 단계는 750℃ 이하에서 수행될 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
이후 압착, 절단하여 2012 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극 내에서 결정형의 이차상(second phase)이 제1 전극층과 제2 전극층의 계면에 배치되도록 제1 및 제2 외부전극을 형성하고 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 외부전극 내에서 이차상(second phase)이 비정질 형태인 제1 및 제2 외부전극을 제작한 것을 제외하고는 상기 실시예와 동일한 조건으로 적층 세라믹 커패시터를 제작하였다.
적층 세라믹 전자부품의 실장 기판
도 5는 도 1의 적층 세라믹 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자부품의 실장 기판(200)은 적층 세라믹 전자부품이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 복수 개의 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 전자부품은 제1 내지 제2 외부 전극(131, 132)이 각각 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 코일 부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 도금액에 대한 내산성 특성을 나타내는 그래프이다.
도 6을 참조하면, 비정질 형태의 이차상을 포함하는 비교예1의 경우 니켈 도금액에 대한 침식 정도가 더욱 두드러짐을 알 수 있다.
반면, 결정형 이차상을 포함하는 실시예1의 경우 니켈 도금액에 대한 침식 정도가 낮아 신뢰성이 우수함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품 110: 세라믹 본체
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 131b, 131c, 132a, 132b, 132c: 제1 및 제2 바탕전극
131d, 132d: 제1 및 제2 단자전극
131a, 132a: 제1 전극층 131b, 132b: 이차상(second phase)
131c, 132c: 제2 전극층
200: 실장 기판 210: 인쇄회로기판
221, 222: 전극 패드 230: 솔더

Claims (13)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하며,
    상기 제1 외부전극은 제1 바탕전극과 상기 제1 바탕전극 상에 배치된 제1 단자전극을 포함하고, 상기 제2 외부전극은 제2 바탕전극과 상기 제2 바탕전극 상에 배치된 제2 단자전극을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 형성되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 전극층과 제2 전극층의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)이 배치되며,
    상기 이차상(second phase)은 결정형인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 이차상(second phase)은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 이차상(second phase)은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 갖는 적층 세라믹 전자부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높은 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높은 적층 세라믹 전자부품.
  7. 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며,
    상기 적층 세라믹 전자부품은, 유전체층을 포함하는 세라믹 본체와 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 외부전극은 제1 바탕전극과 상기 제1 바탕전극 상에 배치된 제1 단자전극을 포함하고, 상기 제2 외부전극은 제2 바탕전극과 상기 제2 바탕전극 상에 배치된 제2 단자전극을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 형성되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 전극층과 제2 전극층의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)이 배치되며,
    상기 이차상(second phase)은 결정형인 적층 세라믹 전자부품의 실장 기판.
  8. 제7항에 있어서,
    상기 이차상(second phase)은 바륨(Ba), 규소(Si), 아연(Zn) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 산화물인 적층 세라믹 전자부품의 실장 기판.
  9. 제7항에 있어서,
    상기 이차상(second phase)은 침상, 판상, 구형, 타원 및 무정형 형태 중 어느 하나 이상의 형태를 갖는 적층 세라믹 전자부품의 실장 기판.
  10. 삭제
  11. 제7항에 있어서,
    상기 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높은 적층 세라믹 전자부품의 실장 기판.
  12. 제7항에 있어서,
    상기 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높은 적층 세라믹 전자부품의 실장 기판.
  13. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하며,
    상기 제1 외부전극은 제1 바탕전극과 상기 제1 바탕전극 상에 배치된 제1 단자전극을 포함하고, 상기 제2 외부전극은 제2 바탕전극과 상기 제2 바탕전극 상에 배치된 제2 단자전극을 포함하며, 상기 제1 및 제2 바탕전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 형성되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 전극층과 제2 전극층의 계면에는 상기 제1 글라스와 제2 글라스의 반응에 의한 이차상(second phase)이 배치되며,
    상기 제1 글라스는 제2 글라스에 비해 규소(Si)의 함량이 높고, 상기 제2 글라스는 제1 글라스에 비해 바륨(Ba)과 아연(Zn)의 함량이 높은 적층 세라믹 전자부품.
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