KR20200078083A - 커패시터 부품 - Google Patents

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KR20200078083A
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Abstract

본 발명의 일 실시예는, 유전체층, 제1 및 제2 내부 전극이 제1 방향으로 적층된 적층부, 및 상기 적층부의 상기 제1 방향과 수직인 제2 방향의 양 면에 각각 배치되는 제1 및 제2 연결부를 포함하는 바디; 및 상기 제1 및 제2 연결부 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 및 제2 연결부는 상기 적층부 상에 배치되는 금속층 및 상기 금속층 상에 배치되는 세라믹층을 포함하고, 상기 제1 및 제2 방향 단면에서 상기 바디의 모서리는 라운드 형상을 가지는 커패시터 부품을 제공한다.

Description

커패시터 부품{CAPACITOR COMPONENT}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitr)의 소형화와 고 용량화 추세에 따라 적층 세라믹 커패시터의 유효 부피율(전체 부피대비 용량에 기여하는 부피의 비율)을 증가 시키는 것에 대한 중요성이 높아지고 있다.
종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.
하지만 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다. 이로 인해, 유효 부피율을 높게 확보하기 어려울 뿐만 아니라, 적층 세라믹 커패시터의 연결성 및 실장성을 높이기 위해 외부 전극에 도금층을 형성할 때, 도금액이 바디의 내측으로 침투되는 되어 적층 세라믹 커패시터의 신뢰성이 감소하는 문제가 있었다.
본 발명의 목적은 내습 신뢰성이 향상되고, 단위 부피당 용량이 향상된 커패시터 부품을 제공하기 위함이다.
본 발명의 일 실시예는, 유전체층, 제1 및 제2 내부 전극이 제1 방향으로 적층된 적층부, 및 상기 적층부의 상기 제1 방향과 수직인 제2 방향의 양 면에 각각 배치되는 제1 및 제2 연결부를 포함하는 바디; 및 상기 제1 및 제2 연결부 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 및 제2 연결부는 상기 적층부 상에 배치되는 금속층 및 상기 금속층 상에 배치되는 세라믹층을 포함하고, 상기 제1 및 제2 방향 단면에서 상기 바디의 모서리는 라운드 형상을 가지는 커패시터 부품을 제공한다.
본 발명의 다른 일 실시예는 유전체층, 제1 및 제2 내부 전극이 제1 방향으로 적층된 적층부, 상기 적층부의 상기 제1 방향과 수직인 제2 방향의 양 면에 각각 배치되는 제1 및 제2 연결부, 및 상기 적층부의 상기 제1 및 제2 방향과 수직인 제3 방향의 양 면에 각각 배치되는 제1 및 제2 마진부를 포함하는 바디; 및 상기 제1 및 제2 연결부 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 및 제2 연결부는 상기 적층부 상에 배치되는 금속층 및 상기 금속층 상에 배치되는 세라믹층을 포함하는 커패시터 부품을 제공한다.
본 발명의 일 실시예에 따르면, 적층부에 연결부를 배치함으로써 단위 부피당 용량을 향상시킬 수 있으며, 내습 신뢰성을 향상시킬 수 있다.
또한, 바디 모서리에 충분한 라운드를 형성할 수 있으며, 바디 모서리에 라운드를 형성하는 경우, 외부 전극의 두께를 균일하게 형성할 수 있고, 외부 전극을 얇게 형성할 수 있다.
또한, 적층부의 양 측면에 마진부를 배치하는 경우 단위 부피당 용량을 더욱 향상시킬 수 있는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 적층부를 도시한 사시도이다.
도 4는 도 1의 I-I'에 따른 단면도이다.
도 5a 및 도 5b는 도 1의 X 및 Y 방향 단면도로서, 도 5a는 제1 내부 전극이 관찰되는 단면을 나타낸 것이고, 도 5b는 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 커패시터 부품의 연결부를 전사 방법에 의해 형성하는 공정을 나타낸 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
커패시터 부품
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 적층부를 도시한 사시도이다.
도 4는 도 1의 I-I'에 따른 단면도이다.
도 5a 및 도 5b는 도 1의 X 및 Y 방향 단면도로서, 도 5a는 제1 내부 전극이 관찰되는 단면을 나타낸 것이고, 도 5b는 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 커패시터 부품에 대하여 상세히 설명한다.
본 발명의 커패시터 부품(10)은 유전체층(111), 제1 및 제2 내부 전극(121, 122)이 제1 방향(Z 방향)으로 적층된 적층부(110), 및 상기 적층부의 상기 제1 방향과 수직인 제2 방향(X 방향)의 양 면에 각각 배치되는 제1 및 제2 연결부(141, 142)를 포함하는 바디(100); 및 상기 제1 및 제2 연결부(141, 142) 상에 각각 배치되는 제1 및 제2 외부 전극(151, 152);을 포함하며, 상기 제1 및 제2 연결부(141, 142)는 상기 적층부(110) 상에 배치되는 금속층(141a, 142a) 및 상기 금속층 상에 배치되는 세라믹층(141b, 142b)을 포함한다.
이때, 본 발명의 일 실시예에 따르면, 상기 제1 및 제2 방향 단면에서 상기 바디(100)의 모서리는 라운드 형상을 가질 수 있다.
또한, 본 발명의 다른 일 실시예에 따르면, 바디(100)는 상기 적층부(110)의 상기 제1 및 제2 방향과 수직인 제3 방향의 양 면에 각각 배치되는 제1 및 제2 마진부(131, 132)를 포함할 수 있다.
바디(100)는 적층부(110), 제1 및 제2 연결부(141, 142)를 포함한다.
바디(100)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(100)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(100)에 포함된 세라믹 분말의 수축으로 인하여, 바디(100)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(100)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
적층부(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
적층부(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
적층부는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
적층부(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극(121, 122)을 포함하여 용량이 형성되는 용량 형성부, 및 상기 용량 형성부의 상부 및 하부에 형성된 보호부(112)를 포함할 수 있다.
상부 및 하부 보호부는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(100)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
상부 및 하부 보호부(112)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상부 및 하부 보호부(112)의 각 두께(tp)는 특별히 제한할 필요는 없으나, 본 발명의 일 실시예에 따르면 적층부(110)에 연결부(141, 142)를 배치함으로써 바디(100) 모서리에 충분한 라운드를 형성할 수 있으므로, 상부 및 하부 보호부의 각 두께(tp)를 최소화하여 커패시터 부품(10)의 단위 부피당 용량을 향상시킬 수 있다.
예를 들어, 본 발명의 일 실시예에 따르면 tp가 20μm 이하인 경우에도 충분한 라운드를 형성하면서도 내부 전극의 보호가 가능하여 단위 부피당 용량을 향상시킬 수 있으므로, tp가 20μm 이하인 경우 본 발명에 따른 효과가 보다 현저해질 수 있다.
또한, tp의 하한은 특별히 한정하지 않으며 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경(R1)을 고려하여 적절하게 선택할 수 있고, 예를 들어 5μm 이상일 수 있다.
여기서, 상부 및 하부 보호부의 각 두께(tp)는 상부 및 하부 보호부(112)의 제1 방향(X 방향) 길이를 의미할 수 있다.
한편, 상부 및 하부 보호부(112)는 적층부(110)에 인접한 제1 영역과 바디의 외표면에 인접한 제2 영역으로 구분될 수 있다.
이때, 보호부(112)의 제1 영역과 제2 영역은 마그네슘(Mg)의 함량은 서로 상이할 수 있다.
이에 따라, 용량 형성부와 접촉되는 보이드에 산화층을 형성할 수 있으며, 절연성을 확보하여 전계 집중을 완화할 수 있다. 따라서, 파괴 전압(BDV)을 향상시키고 단락(short) 발생률을 감소시킬 수 있다.
또한, 보호부(112)의 제2 영역은 제1 영역 보다 마그네슘(Mg)의 함량이 많도록 조절함으로써 제2 영역의 치밀도를 증가시켜 내습 신뢰성을 향상시킬 수 있으며, 보호부(112)의 제1 영역은 제2 영역 보다 마그네슘(Mg)의 함량이 적도록 조절함으로써 용량 형성부와의 접착력을 높일 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 적층부(110)의 상기 제2 방향(X 방향)의 일 면으로 노출될 수 있으며, 상기 제2 방향(X 방향)의 일 면으로 노출되는 부분이 제1 연결부의 금속층(141a)과 연결될 수 있다.
상기 제2 내부 전극(122)은 상기 적층부(110)의 상기 제2 방향(X 방향)의 타 면으로 노출될 수 있으며, 상기 제2 방향(X 방향)의 타 면으로 노출되는 부분이 제2 연결부의 금속층(142a)과 연결될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 연결부(141, 142)는 상기 적층부(110)의 상기 제1 방향과 수직인 제2 방향(X 방향)의 양 면에 각각 배치된다.
종래에는 제1 및 제2 내부 전극이 각각 노출되는 면을 도전성 페이스트에 딥핑(dipping)하여 외부 전극을 형성하였다.
딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다.
바디의 모서리 부분에서 외부 전극이 얇게 형성되면 수분 침투 경로로 작용하여 내습 신뢰성이 저하되기 때문에, 모서리 부분의 외부 전극을 일정 두께 이상으로 확보하기 위하여 외부 전극을 더욱 두껍게 형성하여야 했다. 이에 따라, 실장 밀도가 저하되거나, 글래스 비딩(Glass beading) 또는 블리스터(Blister)로 인한 도금 불량이 발생하는 문제점이 있었다.
한편, 바디의 모서리가 각진 형태인 경우 MLCC 제작 공정 중 칩(chip) 간의 충돌에 의한 모서리 파손 현상인 칩핑(chipping) 불량이 발생할 우려가 있으며, 이는 외관 불량 및 내습신뢰성 저하의 원인이 된다.
상술한 문제점들을 해결하기 위하여, 바디의 모서리 부분을 라운드 형상을 가지도록 연마하여 모서리 부분에 외부 전극이 얇게 형성하는 것을 방지하고, 칩핑(chipping) 불량을 억제하고자 하는 시도가 있었다.
그러나, 바디의 모서리 부분을 연마함에 따라 내부 전극 노출 등의 문제가 발생하여 종래의 커패시터 부품의 구조로는 바디의 모서리 부분에 충분한 라운드를 확보하기 어려운 문제점이 있었다. 또한, 내부 전극 노출 등이 발생하지 않도록 하기 위하여, 보호부의 두께를 두껍게 하는 경우에는 커패시터 부품의 단위 부피당 용량이 저하되는 문제점이 있었다.
본 발명의 일 실시예에 따르면, 적층부(110)의 제2 방향(X 방향)의 양 면에 각각 제1 및 제2 연결부(141, 142)를 배치함으로써 바디(100) 모서리에 충분한 라운드를 형성할 수 있기 때문에, 단위 부피당 용량이 저하되는 문제점 없이 모서리 부분에 외부 전극이 얇게 형성되는 것을 방지하고, 칩핑(chipping) 불량을 억제할 수 있다.
도 4를 참조하면, 상기 상부 및 하부 보호부(112)의 각 두께를 tp, 상기 제1 및 제2 방향 단면(Z-X 단면, L-T 단면)에서 상기 바디(100) 모서리의 곡률 반경을 R1으로 정의할 때, R1/tp는 0.3 이상 1.4 이하일 수 있다.
R1/tp가 0.3 미만인 경우에는 충분한 라운드를 형성할 수 없어 칩핑 불량이 발생하거나 모서리 부분의 외부 전극 두께가 얇아질 우려가 있다.
반면에, R1/tp가 1.4 초과인 경우에는 내부 전극 노출에 의한 단락(short)이 발생하거나 외부 전극 형성이 어려워질 수 있다. 여기서, 내부 전극 노출에 의한 단락(short)이란 바디의 모서리를 연마함에 따라 제1 내부 전극(121)이 제2 외부 전극(152)이 형성되는 면으로 노출되어 제2 외부 전극(152)과 연결되거나, 제2 내부 전극(122)이 제1 외부 전극(151)이 형성되는 면으로 노출되어 제1 외부 전극(151)과 연결되는 경우를 의미한다.
이때, 상기 R1/tp는 1.0 초과 1.4 이하일 수 있다.
연결부(141, 142)가 존재하지 않는 경우 R1/tp를 1.0 초과로 제어하면 내부 전극 노출에 의한 단락(short)이 발생할 우려가 크나, 본 발명에 따라 연결부(141, 142)를 구비하는 경우 R1/tp를 1.0 초과 1.4 이하로 제어하여도 내부 전극 노출에 의한 단락(short)이 발생할 우려가 현저히 감소한다.
제1 및 제2 방향 단면에서 바디(100) 모서리의 라운드 형상은 연결부(141, 142)에 형성될 수 있으며, 도 3 및 도 4에 도시된 바와 같이 적층부(110)의 일부까지 연장되어 형성될 수 있다.
제1 및 제2 연결부(141, 142)는 상기 적층부(110) 상에 배치되는 금속층(141a, 142a) 및 상기 금속층 상에 배치되는 세라믹층(141b, 142b)을 포함한다.
금속층(141a, 142a)은 적층부(110)의 제2 방향(X 방향)의 일 면 및 타 면에 각각 배치되어, 각각 제1 및 제2 내부 전극(121, 122)과 접속된다.
금속층(141a, 142a)은 전기 전도성이 높은 금속 물질을 포함할 수 있으며, 제1 내부 전극(121)과의 전기적 연결성을 높이기 위하여 제1 내부 전극(121)과 동일한 금속을 포함할 수 있다. 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상을 포함할 수 있다.
금속층(141a, 142a)은 소결 전극의 형태로 제공될 수 있으며, 바디(100)와 동시에 소결될 수 있다. 이 경우, 소결 전의 금속층(141a, 142a)은 금속 입자, 바인더와 같은 유기 물질을 포함하는 상태로 바디(100)에 전사될 수 있으며, 소결 후 유기 물질 등은 제거될 수 있다.
금속층의 두께(ta)는 특별히 한정하지 않으나, 예를 들어 2~7μm일 수 있다. 여기서, 금속층의 두께(ta)란 금속층의 제2 방향(X 방향) 길이를 의미할 수 있다.
세라믹층(141b, 142b)은 금속층(141a, 142a) 상에 배치되며, 실링 특성을 향상시켜 외부로부터 수분이나 도금액 등이 침투하는 것을 최소화하는 역할을 한다. 세라믹층(141b, 142b)은 금속층(141a, 142a)의 제1 방향(Z 방향) 및 제3 방향(Y 방향)의 단면들을 덮지 않도록 형성될 수 있다.
세라믹층(141b, 142b)은 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 세라믹층(141b, 142b)은 유전체층(111)에 포함된 것과 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
세라믹층(141b, 142b)은 금속층(141a, 142a)과 마찬가지로 전사하는 방식으로 형성될 수 있으며, 이후 소결 과정을 거칠 수 있다. 전사 공정을 위하여 소결 전의 세라믹층(141b, 142b)은 높은 접착력을 갖는 것이 바람직하므로 이를 위해 상대적으로 바인더 등의 유기 물질을 많이 포함할 수 있다. 이 경우, 소결 후에도 일부 유기 물질이 잔존할 수 있으므로 세라믹층(141b, 142b)은 유전체층(111)보다 많은 양의 유기 물질 성분을 포함할 수 있다.
세라믹층의 두께(tb)는 특별히 한정하지 않으나, 예를 들어 3~15μm일 수 있다. 여기서, 세라믹층의 두께(tb)란 세라믹층의 제2 방향 길이(X 방향)를 의미할 수 있다.
제1 및 제2 연결부(141, 142)는 시트를 전사하는 방법을 이용하여 형성될 수 있으며, 균일한 두께를 가질 수 있다. 이에 따라, 제1 및 제2 연결부(141, 142)의 두께의 최대값 대비 최소값의 비율은 0.9~1.0일 수 있다. 여기서, 제1 및 제2 연결부(141, 142)의 두께란 제1 및 제2 연결부(141, 142)의 제2 방향(X 방향) 길이를 의미할 수 있다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 커패시터 부품의 연결부(141)를 전사 공법에 의해 형성하는 공정을 나타낸 도면이다.
도 6에 도시된 바와 같이, 금속층(141a)의 전사 공정의 경우, 지지대(300) 상에 금속층 시트(140a)를 마련한 후, 적층부(110)를 이에 압착하여 적층부(110)의 표면에 금속층(141a)이 달라붙게 한다. 금속층 시트(140a)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
그 후, 도 7에 도시된 바와 같이, 지지대(300) 상에 세라믹층 시트(130b)를 마련한 후 적층부(110)를 이에 압착하여 금속층(141a)의 표면에 세라믹층(141b)이 달라붙게 한다. 세라믹층 시트(140b)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
이 후, 금속층(141a) 및 세라믹층(141b)이 형성된 면의 반대 면에 동일한 공정을 반복하여 금속층(142a) 및 세라믹층(142b)을 형성하여 도 8과 같이 바디(100)를 마련할 수 있다.
이 후, 연마 공정을 거쳐 바디의 모서리를 라운드 형상으로 가공하고, 연마된 바디(100)를 도전성 페이스트에 딥핑하여 외부 전극(151, 152)을 형성함으로써 커패시터 부품(10)을 완성할 수 있다.
한편, 금속층 및 세라믹층을 개별적으로 전사하지 않고, 도 9에 도시된 바와 같이, 지지대(300) 상에 세라믹층 시트(140b) 및 금속층 시트(140a)을 적층한 상태로 준비하여 한번의 전사 공정에 의해 제1 연결부(141)를 형성할 수도 있다.
제1 및 제2 마진부(131, 132)는 상기 적층부의 상기 제1 및 제2 방향과 수직인 제3 방향(Y 방향)의 양 면에 각각 배치될 수 있다.
내부 전극이 바디의 외측으로 노출되면, 전도성 이물질 등의 유입에 의해 단락이 발생하여 적층 세라믹 커패시터의 신뢰성이 감소하게 된다. 따라서, 종래에는 유전체층에 내부 전극을 형성할 때, 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하였다. 제조 공정에서 유전체층에 내부 전극을 형성하면 내부 전극이 마진 영역으로부터 돌출된 것과 같은 형상을 가지게 된다. 이와 같은 돌출된 형상으로 인해 단차가 발생하며, 수십 내지 수백층의 유전체층을 적층하게 되면 유전체층이 단차를 메우기 위하여 연신하게 된다. 유전체층이 연신하게 되면 내부 전극도 함께 휘게 된다. 내부 전극이 휘게 되면 해당 부분에서 내전압 특성(BDV; Breakdown Voltage)이 감소하는 문제가 발생하게 된다.
따라서, 본 발명의 일 실시예에 따른 커패시터 부품은 적층부(110)의 제3 방향 양 면에 마진 영역을 제거하여 내부 전극으로 인한 단차가 발생하는 것을 방지하였다. 이에 따라 제3 방향(Y 방향)으로 내부 전극이 휘는 것을 방지하여 내전압 특성이 감소하는 문제를 예방함으로써, 커패시터 부품의 신뢰성을 향상시킬 수 있다.
적층부(110)의 제3 방향 양 면에는 제1 내부 전극(121)과 제2 내부 전극(122)이 모두 노출되도록 형성되기 때문에 별도의 제1 및 제2 마진부(131, 132)를 배치하여 내부에 형성된 내부 전극들을 보호할 필요가 있다.
나아가, 종래에는 내부 전극의 정렬 어긋남 등의 제조 오차를 고려하여 마진 영역의 두께를 충분히 확보할 필요성이 있었다. 그러나, 본 발명의 일 실시예에 따르면 적층부(110)는 절단 공정 등을 통해 의 제3 방향 양 면으로 제1 및 제2 내부 전극(121, 122)이 모두 노출되도록 형성되기 때문에 내부 전극의 정렬 어긋남 등의 제조 오차를 고려할 필요성이 없다. 따라서, 제1 및 제2 마진부(131, 132)의 두께(Wm)을 종래 마진 영역의 두께보다 작게 설정할 수 있으므로, 커패시터 부품의 단위 부피당 용량을 향상시킬 수 있다.
따라서, 바디(100)가 제1 및 제2 마진부(131, 132)를 포함하는 경우, 상기 제1 내부 전극(121)은 상기 적층부(110)의 상기 제3 방향의 양 면 및 상기 제2 방향의 일 면으로 노출될 수 있으며, 상기 제2 방향의 일 면으로 노출되는 부분이 제1 연결부(141)와 연결될 수 있다. 또한, 상기 제2 내부 전극(122)은 상기 적층부(110)의 상기 제3 방향의 양 면 및 상기 제2 방향의 타 면으로 노출될 수 있으며, 상기 제2 방향의 타 면으로 노출되는 부분이 제2 연결부(142)와 연결될 수 있다.
제1 및 제2 마진부(131, 132)는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 제1 및 제2 마진부(131, 132)는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
제1 및 제2 마진부(131, 132)를 형성하는 방법은 특별히 제한하지 않으며, 예를 들어 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 적층부의 제3 방향 양 면에 제3 방향으로 적층하여 형성될 수 있다.
또한, 제1 및 제2 마진부(131, 132)는 상술한 전사 공법을 이용하여 유전체 시트를 전사함으로써 형성될 수도 있다. 이에 따라, 제1 및 제2 마진부(131, 132)는 균일한 두께를 가질 수 있다. 제1 및 제2 마진부(131, 132)의 각 두께를 Wm으로 정의할 때, Wm의 최대값 대비 최소값의 비율은 0.9~1.0일 수 있다.
제1 및 제2 마진부(131, 132)가 유전체 시트를 전사하는 방법을 이용하여 형성되는 경우, 전사 공정을 위하여 소결 전의 제1 및 제2 마진부(131, 132)는 높은 접착력을 갖는 것이 바람직하므로 이를 위해 상대적으로 바인더 등의 유기 물질을 많이 포함할 수 있다. 이 경우, 소결 후에도 일부 유기 물질이 잔존할 수 있으므로 제1 및 제2 마진부(131, 132)는 유전체층(111)보다 많은 양의 유기 물질 성분을 포함할 수 있다.
제1 및 제2 마진부(131, 132)의 각 두께(Wm)은 특별히 제한할 필요는 없으나, 본 발명에 따르면 적층부(110)에 연결부(141, 142)를 배치함으로써 바디 모서리에 충분한 라운드를 형성할 수 있으므로, Wm을 최소화하여 커패시터 부품의 단위 부피당 용량을 향상시킬 수 있다.
예를 들어, 본 발명에 따르면 Wm이 15μm 이하인 경우에도 충분한 라운드를 형성하면서도 내부 전극(121, 122)의 보호가 가능하여 단위 부피당 용량을 향상시킬 수 있다.
또한, Wm의 하한은 특별히 한정하지 않으며 제2 및 제3 방향 단면(X-Y 단면, L-W 단면)에서 바디 모서리의 곡률 반경(R2)을 고려하여 적절하게 선택할 수 있고, 예를 들어 5μm 이상일 수 있다.
여기서, 제1 및 제2 마진부의 두께(Wm)는 제1 및 제2 마진부(131, 132)의 제3 방향(Y 방향) 길이를 의미할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 및 제2 마진부(131, 132)의 각 두께를 Wm, 상기 제2 및 제3 방향 단면(X-Y 단면, L-W 단면)에서 상기 바디 모서리의 곡률 반경을 R2로 정의할 때, R2/Wm은 0.3 이상 1.4 이하일 수 있다.
R2/Wm가 0.3 미만인 경우에는 충분한 라운드를 형성할 수 없어 칩핑 불량이 발생하거나 모서리 부분의 외부 전극 두께가 얇아질 우려가 있다.
반면에, R2/Wm가 1.4 초과인 경우에는 내부 전극 노출에 의한 단락(short)이 발생하거나 외부 전극 형성이 어려워질 수 있다. 여기서, 내부 전극 노출에 의한 단락(short)이란 바디의 모서리를 연마함에 따라 제1 내부 전극(121)이 제2 외부 전극(152)이 형성되는 면으로 노출되어 제2 외부 전극(152)과 연결되거나, 제2 내부 전극(122)이 제1 외부 전극(151)이 형성되는 면으로 노출되어 제1 외부 전극(151)과 연결되는 경우를 의미한다.
이때, 상기 R2/Wm는 1.0 초과 1.4 이하일 수 있다.
연결부(141, 142)가 존재하지 않는 경우 R2/Wm를 1.0 초과로 제어하면 내부 전극 노출에 의한 단락(short)이 발생할 우려가 크나, 본 발명에 따라 연결부(141, 142)를 구비하는 경우 R2/Wm를 1.0 초과 1.4 이하로 제어하여도 내부 전극 노출에 의한 단락(short)이 발생할 우려가 현저히 감소한다.
한편, 연마 공정을 용이하게 하기 위하여 제2 및 제3 방향 단면에서 바디 모서리의 곡률 반경(R2)은 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경(R1)과 동일할 수도 있으나, 특별히 한정하지 않으며 R2와 R1이 상이하도록 바디 모서리를 연마할 수도 있다.
또한, 제1 및 제2 마진부(131, 132)는 적층부에 인접한 제1 영역과 바디의 외표면에 인접한 제2 영역으로 구분될 수 있다.
이때, 마진부(131, 132)의 제1 영역과 제2 영역은 마그네슘(Mg)의 함량은 서로 상이할 수 있다.
이에 따라, 적층부(110) 와 접촉되는 보이드(Void)에 산화층을 형성할 수 있으며, 절연성을 확보하여 전계 집중을 완화할 수 있다. 따라서, 파괴 전압(BDV)을 향상시키고 단락(short) 발생률을 감소시킬 수 있다.
또한, 마진부(131, 132)의 제2 영역은 제1 영역 보다 마그네슘(Mg)의 함량이 많도록 조절함으로써 제2 영역의 치밀도를 증가시켜 내습 신뢰성을 향상시킬 수 있으며, 마진부(131, 132)의 제1 영역은 제2 영역 보다 마그네슘(Mg)의 함량이 적도록 조절함으로써 적층부(110)와의 접착력을 높일 수 있다.
적층부(110)에 제1 및 제2 마진부(131, 132)을 형성한 후에 전사 공법을 이용하여 제1 및 제2 연결부(141, 142)를 형성함에 따라, 제1 연결부(141)는 상기 제1 및 제2 마진부(131, 132)의 상기 제2 방향(X 방향)의 일 면을 덮도록 배치되고, 제2 연결부(142)는 상기 제1 및 제2 마진부(131, 132)의 상기 제2 방향(X 방향)의 타 면을 덮도록 배치될 수 있다.
또한, 제1 연결부(141)는 상기 적층부(110), 상기 제1 및 제2 마진부(131, 132)의 상기 제2 방향(X 방향)의 일 면을 벗어나지 않는 범위에서 배치되고, 제2 연결부(142)는 상기 적층부(110), 상기 제1 및 제2 마진부(131, 132)의 상기 제2 방향(X 방향)의 타 면을 벗어나지 않는 범위에서 배치될 수 있다. 즉, 제1 연결부(141)가 적층부(110)의 제1 방향(X 방향)의 양 면으로 연장되지 않을 수 있으며, 제1 및 제2 마진부(131, 132)의 제3 방향(Y 방향)의 양 면으로 연장되지 않을 수 있다.
제1 및 제2 외부 전극(151, 152)은 각각 제1 및 제2 연결부(141, 142) 상에 배치된다.
제1 외부 전극(151)은 제1 연결부(141)의 금속층(141a)을 통하여 제1 내부 전극(121)과 전기적으로 연결되며, 제2 외부 전극(152)은 제2 연결부(142)의 금속층(142a)을 통하여 제2 내부 전극(122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(151, 152)은 상기 제1 및 제2 연결부(141, 142)의 상기 제1 방향(Z 방향)의 양 면으로 연장되어 배치되며, 상기 제1 및 제2 연결부의 금속층(141a, 142a)은 각각 상기 제1 및 제2 연결부의 상기 제1 방향(Z 방향)으로 노출되어 각각 상기 제1 및 제2 외부 전극(151, 152)과 연결될 수 있다. 이때, 상기 제1 및 제2 외부 전극(151, 152)은 상기 제1 및 제2 연결부(141, 142)의 상기 제3 방향(Y 방향)의 양 면으로도 연장되어 배치될 수 있으며, 상기 제1 및 제2 연결부의 금속층(141a, 142a)은 각각 상기 제1 및 제2 연결부의 상기 제3 방향(Y 방향)으로도 노출되어 각각 상기 제1 및 제2 외부 전극(151, 152)과 연결될 수 있다.
또한, 제1 및 제2 외부 전극(151, 152)은 상기 바디의 제1 및 제2 면(1, 2)의 일부까지 연장되어 배치될 수 있다. 이때, 제1 및 제2 외부 전극(151, 152)은 바디의 제5 및 제6 면(5, 6)의 일부까지도 연장되어 배치될 수 있다.
제1 및 제2 외부 전극(151, 152) 의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 페이스트에 바디를 딥핑하여 형성할 수 있다.
이때, 도전성 금속은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 바디(100)의 모서리가 라운드 형상을 하고 있기 때문에 딥핑 공정을 이용하여 외부 전극을 형성하더라도 바디(100)의 모서리에서의 외부 전극(151, 152)의 두께가 얇아지는 현상을 억제할 수 있다.
따라서, 상기 제1 및 제2 외부 전극(151, 152)의 각 두께를 tc로 정의할 때, tc의 최대값 대비 최소값은 0.8~1.0일 수 있다.
한편, 기판과의 실장성을 향상시키기 위하여, 제1 및 제2 외부 전극(151, 152) 상에 도금층이 형성될 수 있다.
보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 외부 전극 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
커패시터 부품(10)의 사이즈는 특별히 한정하지 않으나, 커패시터 부품의 사이즈가 작을수록 본 발명에 따른 단위 부피당 용량 향상 효과가 현저해질 수 있다.
특히, 길이는 0.6mm 이하이고, 폭은 0.3mm 이하인 0603 사이즈의 커패시터 부품에 적용할 경우 단위 부피당 용량을 현저히 향상시킬 수 있다. 여기서, 커패시터 부품의 길이는 커패시터 부품의 제2 방향(X 방향)의 길이를 의미하고, 커패시터 부품의 폭은 커패시터 부품의 제3 방향(Y 방향)의 길이를 의미할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 커패시터 부품
100: 바디
110: 적층부
111: 유전체층
112: 보호부
121, 122: 내부 전극
131, 132: 마진부
141, 142: 연결부
141a, 142a: 금속층
141b, 142b: 세라믹층
151, 152: 외부 전극

Claims (24)

  1. 유전체층, 제1 및 제2 내부 전극이 제1 방향으로 적층된 적층부, 및
    상기 적층부의 상기 제1 방향과 수직인 제2 방향의 양 면에 각각 배치되는 제1 및 제2 연결부를 포함하는 바디; 및
    상기 제1 및 제2 연결부 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며,
    상기 제1 및 제2 연결부는 상기 적층부 상에 배치되는 금속층 및 상기 금속층 상에 배치되는 세라믹층을 포함하고,
    상기 제1 및 제2 방향 단면에서 상기 바디의 모서리는 라운드 형상을 가지는
    커패시터 부품.
  2. 유전체층, 제1 및 제2 내부 전극이 제1 방향으로 적층된 적층부,
    상기 적층부의 상기 제1 방향과 수직인 제2 방향의 양 면에 각각 배치되는 제1 및 제2 연결부, 및
    상기 적층부의 상기 제1 및 제2 방향과 수직인 제3 방향의 양 면에 각각 배치되는 제1 및 제2 마진부를 포함하는 바디; 및
    상기 제1 및 제2 연결부 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며,
    상기 제1 및 제2 연결부는 상기 적층부 상에 배치되는 금속층 및 상기 금속층 상에 배치되는 세라믹층을 포함하는
    커패시터 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 연결부의 두께의 최대값 대비 최소값의 비율은 0.9~1.0인
    커패시터 부품.
  4. 제1항 또는 제2항에 있어서,
    상기 금속층의 두께는 2~7μm인
    커패시터 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 세라믹층의 두께는 3~15μm인
    커패시터 부품.
  6. 제1항 또는 제2항에 있어서,
    상기 세라믹층은 상기 유전체층보다 많은 양의 유기 물질 성분을 포함하는
    커패시터 부품.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 연결부는 시트 형태의 세라믹층 및 시트 형태의 금속층을 상기 제2 방향으로 전사하여 형성된 것인
    커패시터 부품.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 연결부의 상기 제1 방향의 양 면으로 연장되어 배치되며,
    상기 제1 및 제2 연결부의 금속층은 각각 상기 제1 및 제2 연결부의 상기 제1 및 제3 방향으로 노출되어 각각 상기 제1 및 제2 외부 전극과 연결되는
    커패시터 부품.
  9. 제1항 또는 제2항에 있어서,
    상기 바디는 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제2 방향으로 대향하는 제3 및 제4 면, 상기 제3 방향으로 대향하는 제5 및 제6 면을 포함하고,
    상기 제1 및 제2 외부 전극은 상기 바디의 제1 및 제2 면의 일부까지 연장되어 배치되는
    커패시터 부품.
  10. 제1항 또는 제2항에 있어서,
    상기 커패시터 부품의 길이는 0.6mm 이하이고, 폭은 0.3mm 이하인
    커패시터 부품.
  11. 제1항에 있어서,
    상기 바디는 상기 적층부의 상기 제1 및 제2 방향과 수직인 제3 방향의 양 면에 각각 배치되는 제1 및 제2 마진부를 포함하는
    커패시터 부품.
  12. 제2항 또는 제11항에 있어서,
    상기 제1 연결부는 상기 제1 및 제2 마진부의 상기 제2 방향의 일 면을 덮도록 배치되고,
    상기 제2 연결부는 상기 제1 및 제2 마진부의 상기 제2 방향의 타 면을 덮도록 배치되는
    커패시터 부품.
  13. 제2항 또는 제11항에 있어서,
    상기 제1 연결부는 상기 적층부, 상기 제1 및 제2 마진부의 상기 제2 방향의 일 면을 벗어나지 않는 범위에서 배치되고,
    상기 제2 연결부는 상기 적층부, 상기 제1 및 제2 마진부의 상기 제2 방향의 타 면을 벗어나지 않는 범위에서 배치되는
    커패시터 부품.
  14. 제2항 또는 제11항에 있어서,
    상기 제1 내부 전극은 상기 적층부의 상기 제3 방향의 양 면 및 상기 제2 방향의 일 면으로 노출되고,
    상기 제2 내부 전극은 상기 적층부의 상기 제3 방향의 양 면 및 상기 제2 방향의 타 면으로 노출되는
    커패시터 부품.
  15. 제2항 또는 제11항에 있어서,
    상기 제1 및 제2 마진부의 각 두께는 15μm 이하인
    커패시터 부품.
  16. 제2항 또는 제11항에 있어서,
    상기 제1 및 제2 마진부의 각 두께를 Wm로 정의할 때, 상기 Wm의 최대값 대비 최소값의 비율은 0.9~1.0인
    커패시터 부품.
  17. 제2항 또는 제11항에 있어서,
    상기 제1 및 제2 마진부는 상기 바디에 유전체 시트를 상기 제3 방향으로 전사하여 형성된 것인
    커패시터 부품.
  18. 제1항에 있어서,
    상기 적층부는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부, 및 상기 용량 형성부의 상부 및 하부에 형성된 상부 및 하부 보호부를 포함하는
    커패시터 부품.
  19. 제18항에 있어서,
    상기 상부 및 하부 보호부의 각 두께를 tp, 상기 제1 및 제2 방향 단면에서 상기 바디 모서리의 곡률 반경을 R1으로 정의할 때,
    R1/tp는 0.3 이상 1.4 이하인
    커패시터 부품.
  20. 제19항에 있어서,
    상기 R1/tp는 1.0 초과 1.4 이하인
    커패시터 부품.
  21. 제18항에 있어서,
    상기 상부 및 하부 보호부의 각 두께는 20μm 이하인
    커패시터 부품.
  22. 제11항에 있어서,
    상기 제1 및 제2 마진부의 각 두께를 Wm, 상기 제2 및 제3 방향 단면에서 상기 바디 모서리의 곡률 반경을 R2로 정의할 때, R2/Wm은 0.3 이상 1.4 이하인
    커패시터 부품.
  23. 제22항에 있어서,
    상기 R2/Wm은 1.0초과 1.4 이하인
    커패시터 부품.
  24. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 각 두께를 tc로 정의할 때, tc의 최대값 대비 최소값은 0.8~1.0인
    커패시터 부품.

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