KR102101703B1 - 적층형 커패시터 - Google Patents

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KR102101703B1
KR102101703B1 KR1020180089674A KR20180089674A KR102101703B1 KR 102101703 B1 KR102101703 B1 KR 102101703B1 KR 1020180089674 A KR1020180089674 A KR 1020180089674A KR 20180089674 A KR20180089674 A KR 20180089674A KR 102101703 B1 KR102101703 B1 KR 102101703B1
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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 액티브 영역과 상기 액티브 영역의 상하에 위치하는 커버 영역을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와 상기 제1 및 제2 접속부에서 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 액티브 영역은, 유전체층을 사이에 두고 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극이 배치된 유전체층에 상기 제1 및 제2 내부 전극과 각각 이격되고 상기 커패시터 바디의 제4 및 제3 면을 통해 각각 노출되도록 배치되는 제1 및 제2 보조 전극; 을 포함하고, 상기 커버 영역은, 유전체층과 상기 유전체층 사이에 배치되는 더미 전극을 포함하고, 상기 제1 내부 전극과 상기 제1 보조 전극 사이의 제1 마진과, 상기 제2 내부 전극과 상기 제2 보조 전극 사이의 제2 마진이, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 밴드부로부터 벗어난 위치에 위치하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이에 전자 제품의 소형화, 슬림화, 다기능화에 따라 적층형 커패시터도 소형화가 요구되고 있으며, 이러한 적층형 커패시터의 실장도 고집적화되고 있다.
또한, 전장 부품에 대한 업계의 관심이 높아지면서, 적층형 커패시터의 경우에도 자동차 또는 인포테인먼트 시스템에 사용되기 위해 고신뢰성 및 고강도 특성이 요구되고 있다.
특히 최근에는 칩 부품에 대한 높은 휨강도 특성이 요구되고 있어서, 적층형 커패시터의 휨 특성을 향상시키기 위한 새로운 방안이 필요한 실정이다.
국내공개특허 제2014-0106021호 국내공개특허 제2010-0077030호
본 발명의 목적은 휨 강도 특성을 향상시킨 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 액티브 영역과 상기 액티브 영역의 상하에 각각 위치하는 상부 및 하부 커버 영역을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와 상기 제1 및 제2 접속부에서 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 액티브 영역은, 유전체층을 사이에 두고 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극이 배치된 유전체층에 상기 제1 및 제2 내부 전극과 각각 이격되고 상기 커패시터 바디의 제4 및 제3 면을 통해 각각 노출되도록 배치되는 제1 및 제2 보조 전극; 을 포함하고, 상기 상부 및 하부 커버 영역은, 유전체층과 상기 유전체층 사이에 배치되는 더미 전극을 각각 포함하고, 상기 제1 내부 전극과 상기 제1 보조 전극 사이의 제1 마진과, 상기 제2 내부 전극과 상기 제2 보조 전극 사이의 제2 마진이, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 밴드부로부터 벗어난 위치에 위치하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 보조 전극의 길이는 상기 제1 및 제2 밴드부의 길이 대비 10% 이상 각각 길게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 마진의 길이는 50 내지 300㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은, 상기 상부 커버 영역의 유전체층에 서로 이격되게 배치되고 일단이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되는 제1 더미 전극과 제2 더미 전극; 및 상기 하부 커버 영역의 유전체층에 서로 이격되게 배치되고 일단이 상기 제 3 및 제4 면을 통해 각각 노출되는 제3 더미 전극과 제4 더미 전극; 을 포함하고, 상기 제1 더미 전극과 상기 제2 더미 전극 사이의 제3 마진과, 상기 제3 더미 전극과 상기 제4 더미 전극 사이의 제4 마진은, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 밴드부로부터 벗어난 위치에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 내지 제4 더미 전극의 길이는 상기 제1 및 제2 밴드부의 길이 대비 10% 이상 각각 길게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제3 및 제4 마진의 길이는 50㎛ 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제4 더미 전극의 길이는 상기 제1 및 제2 내부 전극의 길이와 각각 동일하고, 상기 제2 및 제3 더미 전극의 길이는 상기 제1 및 제2 보조 전극의 길이와 각각 동일할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 더미 전극의 길이는 상기 제1 내부 전극의 길이 보다 짧고, 상기 제2 더미 전극의 길이는 상기 제1 보조 전극의 길이 보다 길고, 상기 제3 더미 전극의 길이는 상기 제2 보조 전극의 길이 보다 길고, 상기 제4 더미 전극의 길이는 상기 제2 내부 전극의 길이 보다 짧을 수 있다.
본 발명의 일 실시 예에서, 상기 제1, 제2, 제3, 제4 더미 전극은 모두 동일한 길이를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 상부 커버 영역은 최상단에 배치된 더미 전극의 상면에 상부 마진을 더 가지고, 상기 하부 커버 영역은 최하단에 배치된 더미 전극의 하면에 하부 마진을 더 가질 수 있다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 휨 강도 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 내지 도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 커패시터의 단면도이다.
도 5(a) 내지 도 5(d)는 도 4의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터의 단면도이다.
도 7은 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터의 단면도이다.
도 8은 도 7의 커패시터 바디에 포함되는 더미 전극을 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 내지 도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110), 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되는 제1 및 제2 외부 전극(131, 132), 제1 및 제2 보조 전극(123, 124) 및 더미 전극(125)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 이때 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면과 연결되고 서로 대향하는 Y방향의 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 제1 면(1)은 실장 방향의 면이 될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, Z방향으로 상기 액티브 영역의 상하에 각각 위치하는 상부 및 하부 커버 영역(112, 113)으로 구성될 수 있다.
상기 액티브 영역은 유전체층(111a)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)과 제1 및 제2 보조 전극(123, 124)을 포함한다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있고, 제1 및 제2 보조 전극(123, 124)은 커패시터 바디(110)의 제4 및 제3 면(4, 3)을 통해 일단이 각각 노출될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111a)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성하고, 중간에 배치된 유전체층(111a)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 금속은 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)의 길이는 제1 및 제2 보조 전극(123, 124)의 길이 보다 각각 길게 형성될 수 있다.
제1 보조 전극(123)은 제1 내부 전극(121)이 배치된 유전체층(111a)에 제1 내부 전극(121)으로부터 이격되게 함께 배치되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다.
제2 보조 전극(124)은 제2 내부 전극(122)이 배치된 유전체층(111a)에 제2 내부 전극(122)으로부터 이격되게 함께 배치되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다.
제1 및 제2 보조 전극(123, 124)은 휨 강도를 향상시키고, 제1 및 제2 외부 전극(131, 132)과의 전기적 연결성을 향상시키는 역할을 할 수 있다.
상부 및 하부 커버 영역(112, 113)은 2개 이상의 유전체층(111b)을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 유전체층(111b) 사이에 배치되는 더미 전극(125)을 포함한다.
더미 전극(125)은 하나의 유전체층(111b)에 2개가 서로 이격되게 배치되고, 각각의 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이러한 더미 전극(125)은 휨 강도를 향상시키는 역할을 할 수 있다.
본 실시 예에서, 더미 전극(125)은 제1, 제2, 제3, 제4 더미 전극(125a, 125b, 125c, 125d)을 포함할 수 있다.
상부 커버 영역(112)은 제2 유전체층(111b)을 사이에 두고 Z방향으로 제1 더미 전극(125a)과 제2 더미 전극(125b)이 복수 개 배치될 수 있고, 하부 커버 영역(113)은 제2 유전체층(111b)을 사이에 두고 Z방향으로 제3 더미 전극(125c)과 제3 더미 전극(125d)이 복수 개 배치될 수 있다.
보다 상세히 설명하면, 제1 더미 전극(125a)은 상부 커버 영역(112)의 유전체층(111b)에 배치되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다.
이때, 제1 더미 전극(125a)의 길이는 제1 내부 전극(121)의 길이와 동일하게 형성될 수 있다.
제2 더미 전극(125b)은 상부 커버 영역(112)의 유전체층(111b)에 제1 더미 전극(125a)과 이격되게 배치되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다.
이때, 제2 더미 전극(125b)의 길이는 제1 보조 전극(123)의 길이와 동일하게 형성될 수 있다.
제3 더미 전극(125c)은 하부 커버 영역(113)의 유전체층(111b)에 배치되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다.
이때, 제3 더미 전극(125c)의 길이는 제2 보조 전극(124)의 길이와 동일하게 형성될 수 있다.
제4 더미 전극(125d)은 하부 커버 영역(113)의 유전체층(111b)에 제3 더미 전극(125c)과 이격되게 배치되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다.
이때, 제4 더미 전극(125d)의 길a이는 제2 내부 전극(122)의 길이와 동일하게 형성될 수 있다.
이러한 제1 내지 제4 더미 전극(125a, 125b, 125c, 125d)에 의해 기본적으로 커패시터 바디(110)의 강도가 향상될 수 있다.
그리고, 상부 커버 영역(112)은 Z방향으로 최상단에 배치된 더미 전극의 상면에 전극을 포함하지 않는 상부 마진을 더 가지고, 하부 커버 영역(113)은 최하단에 배치된 더미 전극의 하면에 전극을 포함하지 않는 하부 마진을 더 가질 수 있다.
이러한 상하부 마진은 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 외부 전극(131)에는 제2 보조 전극(124), 제1 더미 전극(125a), 제3 더미 전극(125c)에서 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 각 부분이 접속될 수 있다.
그리고, 제2 외부 전극(132)에는 제1 보조 전극(123), 제2 더미 전극(125b), 제4 더미 전극(125d)에서 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 각 부분이 접속될 수 있다.
또한, 이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 내부 전극 또는 더미 전극과 접속되는 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121), 제2 보조 전극(124), 제1 더미 전극(125a), 제3 더미 전극(125c)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122), 제1 보조 전극(123), 제2 더미 전극(125b), 제4 더미 전극(125d)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
본 실시 형태에서, 제1 내부 전극(121)과 제1 보조 전극(123) 사이의 제1 마진은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 제1 및 제2 밴드부(131b, 132b)의 끝단으로부터 벗어난 위치에 위치한다.
그라고, 제2 내부 전극(122)과 제2 보조 전극(124) 사이의 제2 마진은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 제1 및 제2 밴드부(131b, 132b)의 끝단으로부터 벗어난 위치에 위치한다.
또한, 상기 제1 및 제2 마진의 길이(BM1, BM2)는, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 50 내지 300㎛일 수 있다.
이때, 상기 제1 및 제2 마진의 길이(BM1; blank margin 1, BM2; blank margin 2)가 50㎛ 미만인 경우 고전압에서 쇼트가 발생되는 문제가 발생할 수 있고, 상기 제1 및 제2 마진의 길이(BM1, BM2)가 300㎛를 초과하는 경우 액티브 영역에서 제1 및 제2 내부 전극(121, 122)의 오버랩 되는 면적이 작아지므로 용량 구현이 제대로 되지 않는 문제가 발생할 수 있다.
또한, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 제1 및 제2 보조 전극(123, 124)의 길이는 제1 및 제2 밴드부(131b, 132b)의 길이(BW) 대비 10% 이상 각각 길게 형성될 수 있다.
제1 및 제2 보조 전극(123, 124)의 길이가 제1 및 제2 밴드부(131b, 132b)의 길이(BW) 대비 각각 10% 마만인 경우 상기 제1 및 제2 마진이 제1 및 제2 밴드부(131b, 132b)의 위치와 겹치지는 않더라도 적층형 커패시터(110)가 휨 응력에 취약한 구조가 될 수 있다.
또한, 본 실시 형태에서, 제1 더미 전극(125a)과 제2 더미 전극(125b) 사이의 제3 마진은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 제1 및 제2 밴드부(131a, 131b)의 끝단으로부터 벗어난 위치에 위치한다.
그라고, 제3 더미 전극(125c)과 제4 더미 전극(125d) 사이의 제4 마진은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 제1 및 제2 밴드부(131a, 132b)의 끝단으로부터 벗어난 위치에 위치한다.
또한, 상기 제3 및 제4 마진의 길이(BM3, BM4)는, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 50 내지 300㎛일 수 있다.
이때, 상기 제3 및 제4 마진의 길이(BM3, BM4)가 50㎛ 미만인 경우 고전압에서 쇼트가 발생되는 문제가 발생할 수 있다.
또한, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 연결하는 X방향으로 제1 내지 제4 더미 전극(125a, 125b, 125c, 125d)의 길이는 제1 및 제2 밴드부(131b, 132b)의 길이(BW) 대비 10% 이상 각각 길게 형성될 수 있다.
제1 내지 제4 더미 전극(125a, 125b, 125c, 125d)의 길이가 제1 및 제2 밴드부(131b, 132b)의 길이(BW) 대비 각각 10% 마만인 경우 상기 제3 및 제4 마진이 제1 및 제2 밴드부(131b, 132b)의 위치와 겹치지는 않더라도 적층형 커패시터(110)가 휨 응력에 취약한 구조가 될 수 있다.
설계적인 관점에서 적층형 커패시터(110)의 휨 강도 특성을 일정 수준 이상 구현하기 위해서는, 적정 층수 이상의 내부 전극이 인쇄된 유전체층이 필요하다.
일반적으로 이러한 내부 전극이 인쇄된 유전체층의 층수가 높아질수록 적층형 커패시터의 휨 강도는 향상된다.
종래의 적층형 커패시터는, 이러한 사항을 이용해 용량 구현과 상관이 없는 보조 전극 및 더미 전극을 추가로 삽입하여 전극이 삽입된 유전체층의 층수를 보강한다.
그러나, 적층형 커패시터에 휨 응력이 가해질 경우, 휨 크랙은 밴드부의 끝단과 커패시터 바디가 만나는 지점에서 많이 시작하게 되고 이 크랙은 커패시터 바디의 바깥쪽(외부 전극의 센터쪽 방향)으로 전파된다.
종래의 적층형 커패시터의 경우, 유전체층에서 X방향으로의 마진의 위치가 외부 전극의 밴드부의 끝단과 맞물리거나 외부 전극의 밴드부와 겹치는 부분에 위치함으로써 휨 응력에 취약한 구조가 된다.
또한, 상기 밴드부의 끝단과 커패시터 바디가 만나는 지점에서, 세라믹 분율이 높을수록 크랙의 발생뿐만 아니라 전파가 더욱 쉽게 이루어진다.
본 실시 형태에서는, 액티브 영역의 유전체층(111a)에서 X방향으로 내부 전극과 보조 전극 사이의 마진의 위치 및 상하 커버 영역의 하나의 유전체층(111b)에 형성된 더미 전극 사이의 마진의 위치가 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 사이에 위치하여 제1 및 제2 밴드부(131b, 132b)의 끝단과 X방향으로 맞물리지 않도록 함으로써, 종래의 적층형 커패시터의 휨 응력에 취약한 구조를 회피할 수 있다.
즉, 내부의 전극이 존재하지 않는 공마진부를 제1 외부 전극(131)의 제1 밴드부(131b)와 제2 외부 전극(132)의 제2 밴드부(132b) 사이에 위치되도록 하여 휨 크랙의 발생을 저하시킬 수 있다.
실험 예
표 1은 도 2에서, 제1 및 제2 보조 전극과 제2 및 제3 더미 전극의 길이를 IP로, 제1 및 제2 밴드부의 길이를 BW로 정의할 때, IP/BW의 변화에 따른 휨 크랙 발생 빈도를 시험하여 나타낸 것이다.
이때, 각 샘플 별로 적층형 커패시터의 커패시터 바디는 도 2에 나타난 내부 전극과 더미 전극의 구조를 갖는 것이며, 적층형 커패시터는 길이와 폭이 32mm와 16mm이고 10Nf, 50V의 전기적 특성을 갖도록 제조한다.
상기 휨 크랙 발생 빈도는 기판에 실장된 적층형 커패시터를 실장 면을 누를 수 있는 장치에 위치시키고, 적층형 커패시터에서 실장 면의 반대 면을 표 1의 5mm, 6mm만큼 전류 값이 증가될 때까지 아래로 눌러 휨 크랙이 발생되는지를 확인하여 측정할 수 있다.
또한, 아래 표 1에서 A, B, C, D, E는 로트(Lot) 간의 산포를 확인하기 위해 구분한 것이다.
IP/BW 휨 크랙(crack) 발생 빈도
IP/BW 5mm 6mm
LOT A B C D E A B C D E
0.7 2/60 1/60 2/60 0/60 1/60 2/60 2/60 1/60 2/60 4/60
0.9 2/60 0/60 1/60 1/60 1/60 3/60 1/60 1/60 2/60 5/60
1.0 1/60 0/60 2/60 0/60 0/60 2/60 1/60 2/60 1/60 3/60
1.1 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60
1.3 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60
1.5 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60
1.7 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60
2.0 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60 0/60
표 1을 참조하면, IP/BW가 1.1 이상에서 5mm 및 6mm 휨 강도의 보증이 가능한 것을 확인할 수 있다. 따라서, 본 발명에서 IP/BW의 바람직한 수치는 1.1 이상인 것을 알 수 있다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 커패시터의 단면도이고, 도 5(a) 내지 도 5(d)는 도 4의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다. 여기서, 제1 및 제2 외부 전극, 제1 유전체층, 제2 유전체층의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.
도 4 및 도 5(d)를 참조하면, 앞서 도 2의 적층형 커패시터에 비해, 제1 및 제2 내부 전극(121', 122')의 길이는 줄어들고, 제1 및 제2 보조 전극(123', 124')의 길이는 제1 및 제2 내부 전극(121', 122')의 줄어든 길이만큼 증가된 것이다.
더불어, 더미 전극(125')의 경우, 제1 더미 전극(125a')과 제4 더미 전극(125d')의 길이는 줄어들고, 제2 및 제3 더미 전극(125b', 125c')의 길이는 제1 및 제4 더미 전극(125a', 125d')의 줄어든 길이만큼 증가된 것이다.
이에 제1 및 제2 마진의 위치가 앞서 실시 형태 보다 X방향으로 커패시터 바디(110')의 중앙에 더 가깝게 위치될 수 있다.
또한, 제3 및 제4 마진의 위치도 앞서 실시 형태 보다 X방향으로 커패시터 바디(110')의 중앙에 더 가깝게 위치될 수 있다.
따라서, 이전 도 2의 적층형 커패시터 대비 휨 크랙에 취약한 부분을 더 보강하여 커패시터 바디(110')의 휨 강도를 더 향상됨으로써, 신뢰성을 더 향상시킬 수 있다.
도 6는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터의 단면도이다. 여기서, 제1 및 제2 외부 전극, 제1 유전체층, 제2 유전체층의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.
도 6을 참조하면, 앞서 도 2의 적층형 커패시터에 비해, 더미 전극(125')의 경우, 제1 더미 전극(125a')과 제4 더미 전극(125d')의 길이는 줄어들고, 제2 및 제3 더미 전극(125b', 125c')의 길이는 제1 및 제4 더미 전극(125a', 125d')의 줄어든 길이만큼 증가된 것이다.
이에 제3 및 제4 마진의 위치가 앞서 실시 형태 보다 X방향으로 커패시터 바디(110')의 중앙에 더 가깝게 위치될 수 있다.
따라서, 이전 도 2의 적층형 커패시터 대비 커버 영역에서 휨 크랙에 취약한 부분을 더 보강하여 커패시터 바디(110')의 휨 강도를 더 향상됨으로써, 신뢰성을 더 향상시킬 수 있다.
도 7은 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터의 단면도이고, 도 8은 도 7의 커패시터 바디에 포함되는 더미 전극을 나타낸 평면도이다. 여기서, 제1 및 제2 외부 전극, 제1 유전체층, 제2 유전체층의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.
도 7 및 도 8을 참조하면, 앞서 도 2의 적층형 커패시터에 비해, 더미 전극(126)의 경우, 제1 더미 전극(126a)과 제4 더미 전극(126d)의 길이는 줄어들고, 제2 및 제3 더미 전극(126b, 126c)의 길이는 제1 및 제4 더미 전극(126a, 126d)의 줄어든 길이만큼 증가된 것이다.
보다 구체적으로, 본 실시 형태에서, 제1 내지 제4 더미 전극(126a, 126b, 126c, 126d)의 길이는 모두 동일하게 형성될 수 있다.
이에 제3 및 제4 마진의 위치가 앞서 실시 형태 보다 X방향으로 커패시터 바디(110')의 중앙에 더 가깝게 위치될 수 있다.
따라서, 이전 도 2의 적층형 커패시터 대비 커버 영역에서 휨 크랙에 취약한 부분을 더 보강하여 커패시터 바디(110')의 휨 강도를 더 향상됨으로써, 신뢰성을 더 향상시킬 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110, 110': 커패시터 바디
111, 111a, 111b: 유전체층
121, 122: 제1 및 제2 내부 전극
123, 124: 제1 및 제2 보조 전극
125, 125', 126: 더미 전극
125a, 125b, 125c, 125d: 제1, 제2, 제3, 제4 더미 전극
125a', 125b', 125c', 125d': 제1, 제2, 제3, 제4 더미 전극
126a, 126b, 126c, 126d: 제1, 제2, 제3, 제4 더미 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부

Claims (10)

  1. 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 액티브 영역과 상기 액티브 영역의 상하에 각각 위치하는 상부 및 하부 커버 영역을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와 상기 제1 및 제2 접속부에서 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고,
    상기 액티브 영역은, 유전체층을 사이에 두고 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극이 배치된 유전체층에 상기 제1 및 제2 내부 전극과 각각 이격되고 상기 커패시터 바디의 제4 및 제3 면을 통해 각각 노출되도록 배치되는 제1 및 제2 보조 전극; 을 포함하고,
    상기 상부 및 하부 커버 영역은, 유전체층과 상기 유전체층 사이에 배치되는 더미 전극을 각각 포함하고,
    상기 제1 내부 전극과 상기 제1 보조 전극 사이의 제1 마진과, 상기 제2 내부 전극과 상기 제2 보조 전극 사이의 제2 마진이, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 밴드부로부터 벗어난 위치에 위치하고,
    상기 더미 전극은, 상기 상부 커버 영역의 유전체층에 서로 이격되게 배치되고 일단이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되는 제1 더미 전극과 제2 더미 전극; 및 상기 하부 커버 영역의 유전체층에 서로 이격되게 배치되고 일단이 상기 제 3 및 제4 면을 통해 각각 노출되는 제3 더미 전극과 제4 더미 전극; 을 포함하고,
    상기 제1 더미 전극과 상기 제2 더미 전극 사이의 제3 마진과, 상기 제3 더미 전극과 상기 제4 더미 전극 사이의 제4 마진이, 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 밴드부로부터 벗어난 위치에 위치하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 보조 전극의 길이가 상기 제1 및 제2 밴드부의 길이 대비 10% 이상 각각 길게 형성되는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 및 제2 마진의 길이가 50 내지 300㎛인 적층형 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제1 내지 제4 더미 전극의 길이가 상기 제1 및 제2 밴드부의 길이 대비 10% 이상 각각 길게 형성되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 상기 제3 및 제4 마진의 길이가 50㎛ 이상인 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제4 더미 전극의 길이가 상기 제1 및 제2 내부 전극의 길이와 각각 동일하고, 상기 제2 및 제3 더미 전극의 길이가 상기 제1 및 제2 보조 전극의 길이와 각각 동일한 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 더미 전극의 길이가 상기 제1 내부 전극의 길이 보다 짧고,
    상기 제2 더미 전극의 길이가 상기 제1 보조 전극의 길이 보다 길고,
    상기 제3 더미 전극의 길이가 상기 제2 보조 전극의 길이 보다 길고,
    상기 제4 더미 전극의 길이가 상기 제2 내부 전극의 길이 보다 짧은 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1, 제2, 제3, 제4 더미 전극이 모두 동일한 길이를 가지는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 상부 커버 영역은 최상단에 배치된 더미 전극의 상면에 상부 마진을 더 가지도록 유전체층이 배치되고,
    상기 하부 커버 영역은 최하단에 배치된 더미 전극의 하면에 하부 마진을 더 가지도록 유전체층이 배치되는 적층형 커패시터.
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