JP4905498B2 - 積層型セラミック電子部品 - Google Patents

積層型セラミック電子部品 Download PDF

Info

Publication number
JP4905498B2
JP4905498B2 JP2009103773A JP2009103773A JP4905498B2 JP 4905498 B2 JP4905498 B2 JP 4905498B2 JP 2009103773 A JP2009103773 A JP 2009103773A JP 2009103773 A JP2009103773 A JP 2009103773A JP 4905498 B2 JP4905498 B2 JP 4905498B2
Authority
JP
Japan
Prior art keywords
ceramic
conductor
main
effective
float
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009103773A
Other languages
English (en)
Other versions
JP2010258070A (ja
Inventor
淳 石田
祐樹 谷
拓巳 谷口
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2009103773A priority Critical patent/JP4905498B2/ja
Publication of JP2010258070A publication Critical patent/JP2010258070A/ja
Application granted granted Critical
Publication of JP4905498B2 publication Critical patent/JP4905498B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/012Form of non-self-supporting electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors

Description

本発明は、積層セラミックコンデンサ、積層セラミック多層基板、積層型セラミックサーミスタなどの積層型セラミック電子部品に関し、より詳細には、コンデンサユニットなどの回路要素として機能する複数の有効部がセラミック素体内に設けられている積層型セラミック電子部品に関する。

近年、電子機器の小型化に伴って、電子機器内の基板に実装されるセラミック電子部品においても小型化が進んでいる。そのため、複数の電子部品の機能を1つのチップ型部品に内蔵させたアレイタイプのセラミック電子部品が種々提案されている。

例えば、下記の特許文献1には、図9に示す積層コンデンサアレイ101が示されている。積層コンデンサアレイ101では、セラミック焼結体102内に第1,第2の積層コンデンサユニット103,104が形成されている。第1の積層コンデンサユニット103は、図10(a),(b)に示す第1の内部電極105と第2の内部電極106とを交互にセラミック層を介して積層した構造を有する。第2の積層コンデンサユニット104は、第3の内部電極107と第4の内部電極108とをセラミック層を介して交互に積層した構造を有する。

積層コンデンサアレイ101では、1つのセラミック焼結体102内に、それぞれ第1,第2の積層コンデンサユニット103,104からなる第1,第2の有効部が構成されている。従って、小型化を図ることができる。

なお、第1の積層コンデンサユニット103と、第2の積層コンデンサユニット104とは、ギャップGを隔てて配置されている。これは、2つのコンデンサユニット103,104間のクロストークを抑制するためである。

しかしながら、上記ギャップGでは、内部電極が存在しないのに対し、積層コンデンサユニット103では複数の内部電極105,106が、積層コンデンサユニット104では複数の内部電極107,108が存在する。従って、第1,第2の積層コンデンサユニット103,104が設けられている部分と、ギャップGが設けられている部分との間で、内部電極の厚みの差に基づく段差がセラミック焼結体102の上面や下面において生じがちであった。

上記段差が生じると、セラミック焼結体102の上面及び下面の平滑性が損なわれる。そのため、積層コンデンサアレイ101を実装する際に、積層コンデンサアレイ101をマウンターによって確実に吸着することができないことがあった。

このような問題を解決するものとして、下記の特許文献2には、セラミックグリーンシート上に導電ペーストを印刷して内部電極を形成した後に、該内部電極の周囲に内部電極の厚みと同等の厚みとなるようにセラミックペーストを印刷する方法が開示されている。それによって、内部電極が設けられている部分とその周囲の部分との間の段差が解消されている。

特開2000−331879号公報 特開2004−153027号公報

しかしながら、導電ペーストからなる内部電極の周囲にセラミックペーストを印刷する場合、内部電極に確実に接するようにセラミックペーストを印刷しなければならない。さもなければ、内部電極とセラミックペーストの間に隙間が生じることとなる。従って、セラミックペーストの印刷に、非常に高い精度が要求される。その結果、製造工程が煩雑になり、製造コストが高くついていた。

また、内部電極形成用導電ペースト中の有機バインダーが、セラミックペースト中の溶剤により溶解し、内部電極の印刷図形が崩れるおそれがあった。内部電極の印刷図形が崩れると、所望とする電気的特性が得られなかったり、構造欠陥を生じたりするおそれがある。

本発明の目的は、コンデンサユニットのような回路要素を構成する複数の有効部が1つのセラミック素体内に設けられている積層型セラミック電子部品であって、セラミック素体における上記段差を軽減することができ、しかも高精度な印刷技術を必要とすることなく比較的簡単な工程で安価に提供することが可能である、積層型セラミック電子部品を提供することにある。

本発明によれば、積層された複数のセラミック層を有し、対向し合う第1の主面及び第2の主面と、第1の主面及び第2の主面を結ぶ第1〜第4の側面とを有し、第1の側面と第2の側面とが対向しており、第3の側面と第4の側面とが対向しているセラミック素体と、前記セラミック素体内部に配置されており、第1の回路要素を含む第1の有効部と、前記セラミック素体内において、前記第1,第2の主面と平行な方向において前記第1の有効部に対してギャップを隔てて配置されており、かつ第2の回路要素を含む第2の有効部と、前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第1の回路要素と電気的に接続された第1の外部端子電極及び第2の外部端子電極と、前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第2の回路要素と電気的に接続された第3の外部端子電極及び第4の外部端子電極と、前記第1の有効部及び第2の有効部と前記第1の主面との間に位置している第1の外層部、並びに前記第1の有効部及び第2の有効部と前記第2の主面との間に位置する第2の外層部の少なくとも一方の外層部において、前記第1〜第4の外部端子電極に電気的に接続されないように設けられたフロート内部導体とを備え、前記第1の主面側から前記セラミック素体を見た場合に、前記フロート内部導体が前記ギャップ内に位置するように前記フロート内部導体が設けられており、複数のセラミック層の積層方向において、前記第1の回路要素及び第2の回路要素と、前記フロート内部導体とが重なっておらず、前記第1の回路要素及び第2の回路要素と同じ高さ位置にある前記ギャップにはフロート内部導体が設けられておらず、前記第1の主面から見た場合、前記フロート内部導体の位置が見えるように前記外層部が形成されている、積層型セラミック電子部品が提供される。

本発明に係る積層型セラミック電子部品のある特定の局面では、複数のフロート内部導体が設けられており、該複数のフロート内部導体が前記セラミック層を介して重なり合うように配置されている。この場合には、複数のフロート内部導体の厚みにより、上記段差をより効果的に軽減することができる。

本発明に係る積層型セラミック電子部品の他の特定の局面では、前記第1の有効部が、前記第1の外部端子電極に接続される第1の内部導体と、前記第2の外部端子電極に電気的に接続される第2の内部導体とを備え、前記第1,第2の内部導体がセラミック層を介して積層されており、前記第2の有効部が、前記第3の外部端子電極に電気的に接続された第3の内部導体と、前記第4の外部端子電極に電気的に接続された第4の内部導体とを備え、第3,第4の内部導体が前記セラミック層を介して積層されている。この場合には、各有効部において、積層型コンデンサユニット、積層型サーミスタユニット、積層型インダクタユニットまたは積層型圧電共振ユニットなどの様々な積層型の回路要素を構成することができ、電子部品の小型化を進めることができる。

本発明に係る積層型セラミック電子部品の他の特定の局面では、前記第1,第3の外部端子電極が前記第1の側面に、前記第2,第4の外部電極が前記第2の側面に形成されており、第1,第2の外部端子電極がセラミック素体を介して対向されており、第3,第4の外部電極がセラミック素体を介して対向されている。この場合には、第1,第3の外部端子電極と、第1,第3の外部端子電極とは異なる電位に接続される第2,第4の外部端子電極とが対向し合う第1,第2の側面に分けて形成されているため、積層型セラミック電子部品の外部との電気的接続作業を容易に行うことができる。

本発明の積層型セラミック電子部品のさらに別の特定の局面では、前記第1〜第4の外部端子電極が、前記セラミック素体の第1の主面及び第2の主面上に至っている端子電極延長部をそれぞれ有し、前記第1及び第2の主面のそれぞれにおいて、第1〜第4の端子電極の外部端子電極延長部の中心間の距離がほぼ等しくされている。この場合には、フロート内部導体を積層型セラミック電子部品の方向選別を行うためのマーカーとして用いることにより積層型セラミック電子部品の方向選別を容易に行うことができる。

本発明に係る積層型セラミック電子部品のさらに他の特定の局面では、前記第1〜第4の内部導体が、内部導体本体と、内部導体本体に連ねられており、かつ前記第1〜第4の外部端子電極に電気的に接続されるように前記セラミック焼結体の第1〜第4の側面の内のいずれかの側面に引き出されている引き出し部を有しており、第1,第2の内部導体の引き出し部が、第1,第2の内部導体本体同士が重なり合っている部分の中心よりも第3の側面側にずらされており、第3,第4の内部導体の引き出し部が、第3,第4の内部導体本体同士が重なり合っている部分の中心よりも第4の側面側にずらされている。この場合には、第1,第2の有効部が設けられている部分と、各有効部の相手方有効部とは反対側に位置する外側部分との間の段差を軽減することができる。

本発明に係る積層型セラミック電子部品の別の広い局面では、積層された複数のセラミック層を有し、対向し合う第1の主面及び第2の主面と、第1の主面及び第2の主面を結ぶ第1〜第4の側面とを有し、第1の側面と第2の側面とが対向しており、第3の側面と第4の側面とが対向しているセラミック素体と、前記セラミック素体内部に配置されており、第1の回路要素を含む第1の有効部と、前記セラミック素体内において、前記第1,第2の主面と平行な方向において前記第1の有効部に対してギャップを隔てて配置されており、かつ第2の回路要素を含む第2の有効部と、前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第1の回路要素と電気的に接続された第1の外部端子電極及び第2の外部端子電極と、前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第2の回路要素と電気的に接続された第3の外部端子電極及び第4の外部端子電極と、前記第1の有効部及び第2の有効部と前記第1の主面との間に位置している第1の外層部、並びに前記第1の有効部及び第2の有効部と前記第2の主面との間に位置する第2の外層部の少なくとも一方の外層部において、前記第1〜第4の外部端子電極に電気的に接続されないように設けられたフロート内部導体とを備え、前記第1の主面側から前記セラミック素体を見た場合に、前記フロート内部導体が前記ギャップ内に位置するように前記フロート内部導体が設けられている。また、前記第1及び第2の外層部の内の少なくとも一方の外層部において前記第1〜第4の外部端子電極の内のいずれかの外部端子電極と電気的に接続されたダミー内部導体がさらに備えられている。さらに、ダミー内部導体がフロート内部導体と同一平面上に設けられている。
この場合には、第1,第2の内部導体がセラミック素体表面に露出して外部端子電極と電気的に接続されることになるため、外部端子電極の接合強度を高めることができる。また、外部端子電極をメッキ法で形成する場合には、メッキに際しての起点を増やすことができるので、外部端子電極をメッキ法により確実にかつ容易に形成することができる。

本発明の他の広い局面によれば、積層された複数のセラミック層を有し、対向し合う第1の主面及び第2の主面と、第1の主面及び第2の主面を結ぶ第1〜第4の側面とを有し、第1の側面と第2の側面とが対向しており、第3の側面と第4の側面とが対向しているセラミック素体と、前記セラミック素体内部に配置されており、第1の回路要素を含む第1の有効部と、前記セラミック素体内において、前記第1,第2の主面と平行な方向において前記第1の有効部に対してギャップを隔てて配置されており、かつ第2の回路要素を含む第2の有効部と、前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第1の回路要素と電気的に接続された第1の外部端子電極及び第2の外部端子電極と、前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第2の回路要素と電気的に接続された第3の外部端子電極及び第4の外部端子電極と、前記第1の有効部及び第2の有効部と前記第1の主面との間に位置している第1の外層部、並びに前記第1の有効部及び第2の有効部と前記第2の主面との間に位置する第2の外層部の少なくとも一方の外層部において、前記第1〜第4の外部端子電極に電気的に接続されないように設けられたフロート内部導体とを備え、前記第1の主面側から前記セラミック素体を見た場合に、前記フロート内部導体が前記ギャップ内に位置するように前記フロート内部導体が設けられており、前記第1及び第2の外層部の内の少なくとも一方の外層部において前記第1〜第4の外部端子電極の内のいずれかの外部端子電極と電気的に接続されたダミー内部導体をさらに備える。前記ダミー内部導体として、第1〜第4の外部端子電極にそれぞれ電気的に接続されている第1〜第4のダミー内部導体を有し、第1,第2のダミー内部導体の長さ寸法の合計及び第3及び第4のダミー内部導体の長さ寸法の合計が、前記フロート内部導体の長さ寸法と等しくされている。この場合には、ダミー内部導体とフロート内部導体とをセラミックグリーンシート上に1回の印刷工程で同時に形成することができる。

本発明に係る積層型セラミック電子部品のさらに他の特定の局面では、ダミー内部導体が第1〜第4の外部端子電極にそれぞれ電気的に接続されている第1〜第4のダミー内部導体を有し、第1,第2のダミー内部導体の長さ寸法の合計及び第3及び第4のダミー内部導体の長さ寸法の合計が、前記フロート内部導体の長さ寸法と等しくされている。この場合には、フロート内部導体の幅と第1〜第4の内部導体の幅を等しくしておけば、マザーのセラミックグリーンシート上にフロート内部導体と同じ大きさの内部導体を千鳥状に印刷するだけで、ダミー内部導体及びフロート内部導体を形成することができる。

本発明に係る積層型セラミック電子部品のさらに別の特定の局面では、前記第1,第2の内部導体が前記セラミック素体の同じ側面に引き出されており、該同じ側面に設けられた第1,第2の外部端子電極にそれぞれ電気的に接続されており、前記第3,第4の内部導体が、前記セラミック素体の同じ側面に引き出されており、該同じ側面上に設けられた前記第3,第4の外部端子電極に電気的に接続されている。この場合には、第1の有効部及び第2の有効部のそれぞれにおいて、外部との電気的接続をセラミック素体の1つの側面において行うことができる。

本発明に係る積層型セラミック電子部品のさらに他の特定の局面では、前記フロート内部導体が、セラミック素体内のある高さ位置の1つの平面上に複数配置されている。この場合には、複数のフロート内部導体を1度の印刷工程で形成することができるとともに、複数のフロート内部導体により、上記段差をより一層軽減することができる。

本発明に係る積層型セラミック電子部品では、フロート内部導体が第1及び第2の外層部の少なくとも一方の外層部において、前記ギャップ内に位置するように設けられているため、ギャップが形成されている部分と第1,第2の有効部が形成されている部分との間のセラミック素体表面上の上記段差を軽減することができる。従って、セラミック素体の第1及び/または第2の主面を平坦化することができ、例えばマウンターによる実装に際しての吸着不良等が生じ難い。

また、上記フロート内部導体は、積層型セラミック電子部品の製造に際し、外層部を構成するセラミックグリーンシート上に導電ペーストを印刷したり、メッキまたは蒸着等の薄膜形成法により導電膜を形成することにより、容易に形成することができる。しかも、高精度な印刷方法を用いる必要がない。従って、積層型セラミック電子部品の製造工程が煩雑になることもなく、また積層型セラミック電子部品のコストがさほど高くなることもない。

本発明の第1の実施形態に係る積層型セラミック電子部品の斜視図である。 図1のA−A線に沿う部分を示す断面図である。 第1の実施形態に係る積層型セラミック電子部品の各高さ位置における電極構造を説明するための模式的平面断面図である。 本発明の第2の実施形態に係る積層型セラミック電子部品の各高さ位置における電極構造を説明するための模式的平面断面図である。 第2の実施形態に係る積層型セラミック電子部品における第1の有効部の電極構造を説明するための模式的側面断面図である。 (a),(b)は、本発明の第3の実施形態に係る積層型セラミック電子部品の内部導体の形状を説明するための各模式的平面断面図である。 本発明の第4の実施形態に係る積層型セラミック電子部品の複数の高さ位置における電極構造を説明するための模式的平面断面図である。 本発明の実施形態の積層コンデンサ例において、第1〜第4の外部端子電極の端子電極延長部の中心C1〜C4間の関係を説明するための模式的拡大平面図である。 従来の積層コンデンサアレイを示す模式的斜視図である。 (a),(b)は、従来の積層コンデンサアレイの内部電極の形状を説明するための各模式的平面断面図である。

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

図1は、本発明の一実施形態に係る積層型セラミック電子部品を示す斜視図である。本実施形態の積層型セラミック電子部品1は、コンデンサアレイである。

積層型セラミック電子部品1は、複数のセラミック層が積層され、一体焼成されている、セラミック素体2を有する。セラミック素体2は、直方体状であり、かつ第1の主面2a、第1の主面2aと対向している第2の主面2b及び第1,第2の主面2a,2bを接続している第1〜第4の側面2c〜2fを有する。第1の側面2cと第2の側面2dとが互いに対向しており、第3の側面2eと第4の側面2fとが対向し合っている。

以下、第1,第2の側面2c,2dを結ぶ方向をY方向、第3,第4の側面2e,2fを結ぶ方向をX方向とする。

図2は、上記積層型セラミック電子部品1の図1中のA−A線に沿う部分の断面図であり、図3は該積層型セラミック電子部品1の内部に形成されている各高さ位置における電極構造を説明するための模式的平面断面図である。

図2に示すように、セラミック素体2内においては、複数の第1の内部導体3と、複数の第2の内部導体4とがセラミック層を介して重なり合うように交互に積層されている。複数の第1の内部導体3は、第1の側面2cに引き出されており、複数の第2の内部導体4は第2の側面2dに引き出されている。図3に示すように、第1,第2の内部導体3,4は、セラミック層を介して重なり合っている、矩形の内部導体本体3a,4aを有する。内部導体本体3aと内部導体本体4aとがセラミック層を介して重なり合っている部分により静電容量が取り出される。

第1,第2の内部導体本体3a,4aに連なるように、それぞれ、引き出し部3b,4bが形成されている。引き出し部3bは、一端が内部導体本体3aに連なっており、他端がセラミック素体2の第1の側面2cに露出している。ここで、内部導体3の内部導体本体3aから第1の側面2cに向かう方向の寸法を引き出し部3bの長さとし、該長さと直交する方向を引き出し部3bの幅方向とする。以下の引き出し部においても、同様に、引き出し方向寸法を長さ、長さと直交する方向を幅方向の寸法を幅とする。

第2の内部導体本体4aに引き出し部4bの一端が連ねられており、引き出し部4bの他端は第2の側面2dに引き出されている。

第1,第2の側面2c,2dに、引き出し部3b,4bに接続されるように、第1,第2の外部端子電極11,12がそれぞれ形成されている。

従って、セラミック素体2内において、複数の第1の内部導体3と、複数の第2の内部導体4と、第1,第2の外部端子電極11,12とを有する1つの積層コンデンサユニットが第1の回路要素として構成されている。この第1の回路要素が設けられている部分を第1の有効部7とする。

なお、本実施形態では、上記引き出し部3b,4bの幅は、上記幅方向に沿う内部導体本体3a,4aの寸法よりも小さくされている。それによって、静電容量を取り出す部分ではない引き出し部3b,4bの幅が狭くされているため、導電材料を節約することができる。

また、上記引き出し部3b,4bの幅方向中心は、内部導体本体3a,4aが重なり合っている部分の中心よりも第3の側面2e側にずらされている。すなわち、図3のBで示す距離だけ、引き出し部3b,4bが第3の側面2e側に寄せられている。それによって、有効部7におけるセラミック素体2の厚みと、セラミック素体2の第3の側面2e近傍におけるセラミック素体2の厚みとの差に基づく段差が軽減される。

もっとも、上記引き出し部3b,4bの幅方向中心は、内部導体本体3a,4aの中心と上記幅方向において一致されていてもよい。

本実施形態では、セラミック素体2内において、上記第1の有効部7の側方に第2の有効部8が設けられている。第2の有効部8は、複数の第3の内部導体5と、複数の第4の内部導体6とをセラミック層を介して重なり合うように交互に積層することにより形成されている。第2の有効部8は、第1の有効部7とほぼ同様に形成されている。

すなわち、第3の内部導体5は、内部導体本体5a及び引き出し部5bを有し、第4の内部導体6は、内部導体本体6a及び引き出し部6bを有する。この引き出し部5b,6bは、それぞれ、第1の側面2c及び第2の側面2dに引き出されている。また、内部導体本体5a,6aは矩形の形状有し、セラミック層を介して重なり合っている。

第2の有効部8においても、引き出し部5b,6bの上記幅方向中心は、内部導体本体5a,6aの中心に対し、上記幅方向において外側にずらされている。すなわち、引き出し部5b,6bは第4の側面2f側にずらされている。従って、第2の有効部におけるセラミック素体2の厚みと、第2の有効部よりも第4の側面2f側におけるセラミック素体2の厚みとの段差を小さくすることが可能とされている。

引き出し部5b,6bの幅方向中心は、必ずしも外側にずらされている必要はない。該幅方向中心は、内部導体本体5a,6aの中心と上記幅方向において一致されていてもよい。

第3の内部導体5の引き出し部5bは第1の側面2cに引き出されており、第4の内部導体6の引き出し部6bは第2の側面2dに引き出されている。そして、第1の側面2cに第3の外部端子電極13が形成されており、上記引き出し部5bに電気的に接続されている。また、第2の側面2dには第4の外部端子電極14が形成されており、第4の外部端子電極14は、上記引き出し部6bに電気的に接続されている。

なお、図3に示すように、必ずしも限定されないが、第4の内部導体6は、第1の内部導体3と同じ高さ位置に形成されており、第3の内部導体5は、第2の内部導体4と同じ高さ位置に形成されている。

セラミック素体2においては、図2に示すように、第1の有効部7が設けられている部分の上方及び下方のセラミック素体部分を第1の外層部2A及び第2の外層部2Bとする。第1,第2の外層部2A及び2Bは、第2の有効部8が設けられている側にも至っている。

そして、セラミック素体2内においては、上記第1,第2の有効部7,8が設けられている部分よりも上方の第1の外層部2A内において、図3に示すフロート内部導体15が複数設けられている。また、第2の外層部2Bにおいても、複数のフロート内部導体16が設けられている。フロート内部導体15,16は、第1〜第4の外部端子電極11〜14に電気的に接続されておらず、浮き導体としてセラミック素体2内に形成されている。

本実施形態では、フロート内部導体15,16は、細長いストリップ状の形状を有するが、その平面形状は特に限定されるものではない。

上記フロート内部導体15,16は、セラミック素体2を第1の主面2a側から見た場合、第1の有効部7と第2の有効部8との間のギャップGに設けられている。図3では、第1,第2の内部導体3,4が設けられている高さ位置では、下方のフロート内部導体16が設けられている部分を破線で示すこととする。この破線で示すフロート内部導体16から明らかなように、フロート内部導体16は、第1,第2の内部導体3,4と、第3,第4の内部導体5,6との間のギャップGに位置していることがわかる。

上記積層型セラミック電子部品1では、第1,第2の有効部7,8間のクロストークを軽減するために、ギャップGが設けられている。すなわち、第1の有効部7は、第2の有効部8に対して第3,第4の側面2e,2fを結ぶ方向において上記ギャップGを隔てて配置されている。

ギャップGの存在により、前述したように、従来の積層型セラミック電子部品では、セラミック素体の上面及び下面に段差が生じがちであった。

これに対して、本実施形態では、上記ギャップGにおいては、単に複数のセラミック層が積層されているだけでなく、上記フロート内部導体15,16の存在によりセラミック素体2の厚みが大きくなっているため、ギャップGと第1,第2の有効部7,8が設けられている部分との間のセラミック素体2の第1及び第2の主面2a,2bにおける段差を軽減することができる。

加えて、本実施形態では、上記のように、引き出し部3b,4b,5b,6bが、第3,第4の側面2e,2fを結ぶ方向において外側にずらされているため、第1,第2の有効部7,8が設けられている領域と上記外側の領域との間の段差も軽減される。

よって、例えばマウンターによりセラミック素体2を吸着して実装する場合、吸着不良が生じ難い。

積層型セラミック電子部品1の製造は、周知の積層セラミックス一体焼成技術を用いて行われ得る。例えば、まず、チタン酸バリウム系セラミックスなどの誘電体セラミック粉末を主体とする複数枚のマザーのセラミックグリーンシートを用意する。第1のマザーのセラミックグリーンシート上に、第1の内部導体3及び第4の内部導体6を例えば導電ペーストのスクリーン印刷により形成する。同様にして、第2のマザーのセラミックグリーンシート上に、第2の内部導体4及び第3の内部導体5を導電ペーストのスクリーン印刷により形成する。他方、第3のマザーのセラミックグリーンシート上に、フロート内部導体15またはフロート内部導体16を形成するために、導電ペーストをスクリーン印刷する。

第4のマザーのグリーンシートとして無地のマザーのグリーンシートを用意する。

上記第1〜第4のマザーのセラミックグリーンシートを、上記セラミック素体2を得るように適宜の枚数積層し、マザーの積層体を得る。このマザーの積層体を厚み方向に圧着する。しかる後、個々の積層型セラミック電子部品1単位に厚み方向に切断し、積層体生チップを得る。この積層体生チップを焼成し、セラミック素体2を得る。

セラミック素体2の第1,第2の側面2c,2dに、それぞれ、第1,第3の外部端子電極11,13及び第2,第4の外部端子電極12,14を形成する。

上記第1〜第4の内部導体3〜6及びフロート内部導体15,16を形成するための導電ペーストとしては、Ag、Au、Pd、Ni、CuまたはAg−Pd合金などの適宜の金属粉末を主体とする導電ペーストを用いることができる。なお、これらの内部導体3〜6等の形成は、導電ペーストのスクリーン印刷以外の方法で行われてもよい。すなわち、例えば蒸着やスパッタリング等の薄膜形成法によりセラミックグリーンシート上に内部導体3〜6やフロート内部導体15,16を形成してもよい。

他方、上記第1〜第4の外部端子電極11〜14は、上記焼結後のセラミック素体2に導電ペーストを塗布し、焼付けることにより形成することができる。この場合、外部端子電極11〜16は、下地電極層と、下地電極層上に形成されたメッキ層とを積層した構造を有することが好ましい。上記下地電極層は、焼成後のセラミック素体2に導電ペーストを塗布し、焼付けることにより形成してもよく、あるいは焼成前に導電ペーストを塗布し、焼成時に同時に導電ペーストを焼付けることにより形成してもよい。

また、上記下地電極層は、焼結金属層に限らず、メッキ法により直接形成されてもよく、あるいは熱硬化性樹脂を含む導電性樹脂を塗布し、硬化させることにより形成されていてもよい。

また、上記メッキ層としては、適宜の金属からなるメッキ膜を挙げることができる。これらの金属としては、Cu、Ni、Ag、Pd、Ag−Pd合金またはAuなどを挙げることができる。

上記メッキ層が複数層形成されていてもよい。好ましくは、外表面に半田付性に優れたSnメッキ層を設けることが望ましい。

また、下地電極層が半田喰われを生じやすいAgなどからなる場合、下地電極層と最外層のSnメッキ層との間にNiメッキ層を設けることが望ましい。

また、上記下地電極層とメッキ層との間に、応力を緩和するための導電性樹脂層を積層してもよい。

なお、本実施形態の積層型セラミック電子部品1では、好ましくは、上記外層部2A,2Bに設けられたフロート内部導体15,16は、第1の主面2aまたは第2の主面2bから観察した場合、その位置が見えるように外層部2A,2Bが形成されていることが望ましい。従って、外層部2A,2Bは透光性を有することが望ましく、その場合には、フロート内部導体15,16を積層型セラミック電子部品1の方向選別に対しての方向認識マークとして用いることができる。

ところで、図1及び図2に示すように、第1,第2の外部端子電極11,12は、セラミック素体2の第1,第2の側面2c,2d上に位置しているだけでなく、第1の主面2a及び第2の主面2b上に至っている端子電極延長部11a,11b,12a,12bを有する。同様に、第3,第4の外部電極13,14も第1,第2の主面2a,2bに至っている端子電極延長部13a,14aを有する。なお、第2の主面2b上に至っている端子電極延長部は図示されず。

上記のように、フロート内部導体15,16を方向認識マークとして用いる場合、好ましくは、図8に拡大平面図で示すように、第1の主面2a上に位置している端子電極延長部11a,12a,13a,14aの中心C1〜C4の内、X方向及びY方向に隣り合う端子電極延長部の中心同士を結ぶ各距離がほぼ同一となるように端子電極延長部11a〜14aが設けられていることが望ましい。同様に、第2の主面2b側においても、第1〜第4の外部端子電極11〜14の上記のように隣り合う端子電極延長部の中心同士を結ぶ各距離がほぼ等しくなることが好ましい。ここで、中心とは、各端子電極延長部を平面視、すなわち、第1の主面2a側から見た場合に、Xを結ぶ方向及びY方向の各中心に位置する点をいうものとする。

上記のように、方向認識マークとしてフロート内部導体15,16を用いた場合、カメラなどの撮像手段により方向性を判別する。この場合、第1〜第4の外部端子電極11〜14が図1に示すように配置されている場合、第1の主面2a側から見た場合に正常な向きと、正常な向きに対して90°回転した場合との、どちらの位置にあるかが判別困難となる。これは、画像処理では、撮像手段により撮影された図形を近似して得られた図形に基づいて二値化信号を得ているためである。

従って、端子電極延長部11a〜14aの向きが正常な向きと、正常な向きに対して90°回転した向きとを判別できないことがある。

フロート内部導体15はストリップ状の形状を有するため、例えば図3に示す位置と、図3から90°回転した位置とで明らかに異なる図形として容易に認識され得る。従って、外部端子電極11〜14の端子電極延長部11a〜14aの中心C1〜C4がほぼ同じである場合、上記のような誤った選別が行われる可能性があるのに対し、上記方向選別にフロート内部導体15を用いることにより方向選別を確実に行うことができる。

従って、方向選別を効果的に行うには、フロート内部導体15,16は、長さ方向と幅方向とが異なるストリップ状の形状等を有することが望ましい。もっとも、ストリップ状の形状に限らず、長楕円形状等であってもよい。すなわち、アスペクト比が2以上、20以下の平面図形となるように、フロート内部導体15,16を形成することが好ましい。

アスペクト比が2未満では、方向選別が困難となることがあり、20を越えると、長さが長くなりすぎ、限られた領域にフロート内部導体を設けた場合幅が細くなり過ぎ、段差軽減効果が損なわれるおそれがある。

また、上記フロート内部導体の幅は、ギャップGの幅の5〜100%の範囲であることが好ましい。5%未満では、段差軽減効果が十分でなく100%を越えると、ギャップを越えてしまうことになる。

ここで、幅とは、上記第1,第2の有効部7,8を結ぶ方向の寸法をいうものとする。

なお、上記フロート内部導体15,16は、第1,第2の外層部2A,2Bに設けられていたが、一方の外層部のみに設けられていてもよい。もっとも、段差を軽減する効果を高めるには、上記実施形態のように、第1の外層部2A及び2Bの双方にフロート内部導体が設けられていることが望ましい。

また、フロート内部導体は、ギャップGに設けられていることが必要である。フロート内部導体は有効部に至らないことが望ましい。所望でない浮遊容量が生じるおそれがあることによる。

また、フロート内部導体は、第1,第2の有効部7,8が設けられている高さ位置には設けられない。すなわち、フロート内部導体を内部導体3〜6と同一平面上に配置しないことが必要である。フロート内部導体が例えば第1の内部導体3や第4の内部導体6が形成されている高さ位置に設けられると、ギャップGにおいて、狭い間隔を隔てて、第1の内部導体3、フロート内部導体及び第4の内部導体6が配置されることになる。そのため、印刷形状が不安定となったり、第1の内部導体3と第4の内部導体6とが導通するおそれがある。

なお、図3では、フロート内部導体15及びフロート内部導体16は、それぞれ1枚のみ図示されているが、本実施形態では、前述のように、複数枚のフロート内部導体15及び複数枚のフロート内部導体16が積層されている。このように、複数枚のフロート内部導体15及び複数枚のフロート内部導体16を積層することにより、上記段差軽減効果を高めることができる。もっとも、一層のフロート内部導体15及び一層のフロート内部導体16のみが配置されてもよい。

フロート内部導体15,16を方向認識マークとして利用する場合、対角位置にある外部端子電極の中心間を結んだ対角線の交点と重なるようにフロート内部導体15,16が設けられることが好ましい。上記対角線の交点にフロート内部導体内に位置させることにより、カメラなどの撮像手段の視野をセラミック素体2の中央に容易に位置させ、X方向及びY方向のいずれかにフロート内部導体が延びているかにより、方向を確認することができる。

図4及び図5は、本発明の第2の実施形態の積層型セラミック電子部品を説明するための模式的平面図及び側面断面図である。図4に示すように、第2の実施形態においても、第1の実施形態と同様に、セラミック素体2内に、第1〜第4の内部導体3〜6が設けられている。また、第1〜第4の外部端子電極11〜14が、第1の実施形態の場合と同様に形成されている。第2の実施形態が第1の実施形態と異なるところは、第1に、引き出し部3b,4b,5b,6bの幅方向中心が、内部導体本体3a〜6aの中心と一致されていることにある。前述したように、引き出し部3b〜6bの幅方向中心は、X方向において外側にずらされている必要は必ずしもない。

第2に、本実施形態では、フロート内部導体15及び16が形成されている各高さ位置において、第1〜第4のダミー内部導体21〜24が配置されている。

図5は、第1の有効部7が設けられている部分の側面断面図である。図5から明らかなように、第1の外層部2Aにおいて、複数の第1のダミー内部導体21と、複数の第2のダミー内部導体22とが設けられている。第2の外層部2Bにおいても、同様に、複数の第1のダミー内部導体21及び第2のダミー内部導体22が配置されている。

第1のダミー内部導体21は、ストリップ状の形状を有し、Y方向に延ばされている。第1のダミー内部導体21と第2のダミー内部導体22とは、Y方向において、ギャップを隔てて各先端が対向している。第1のダミー内部導体21の他端は第1の側面2cに引き出されており、第1の外部端子電極11に電気的に接続されている。同様に、第2のダミー内部導体22の多端は第2の側面2dに引き出されて、第2の外部端子電極12に電気的に接続されている。

第3,第4のダミー内部導体23,24は、第2の有効部8側において設けられている。第3,第4のダミー内部導体23,24は、第1の有効部7において設けられている第1,第2のダミー内部導体21,22と同様に形成されている。

本実施形態のように、第1,第2の有効部7,8の外側の第1,第2の外層部2A,2Bにおいて、上記第1,第2のダミー内部導体21,22や第3,第4のダミー内部導体23,24を設けてもよい。このダミー内部導体21〜24は、それぞれ、第1〜第4の外部端子電極11〜14に電気的に接続されている。従って、第1〜第4の外部端子電極11〜14が結合される部分が増加するため、第1〜第4の外部端子電極11〜14のセラミック素体2への接合強度を高めることができる。

また、第1〜第4のダミー内部導体21〜24が内蔵されること自体によって、セラミック素体2の強度を高めることもできる。

また、前述した外部端子電極11〜14の形成方法において、外部端子電極11〜14の下地電極層をメッキ法により形成する場合、内部導体3〜6だけでなく、ダミー内部導体21〜24が露出している部分もメッキの起点となる。従って、メッキ法により、より確実かつ容易に下地電極層を形成することができる。

なお、メッキの成長は等方性を有するため、引き出し部3b〜6bは、本実施形態では、外部端子電極11〜14が形成される領域の中央においてセラミック素体2の側面2c,2dに引き出されている。従って、引き出し部3b〜6bは前述したようにX方向において外側にずらされていない。

なお、第1,第2のダミー内部導体21,22及び第3,第4のダミー内部導体23,24は、第1の外層部2Aのみに設けられてもよく、第2の外層部2Bのみに設けられてもよい。また、好ましくは、本実施形態のように、セラミック層を介して複数枚の第1のダミー内部導体21が積層されていること及び複数枚の第2のダミー内部導体22が積層されていることが好ましいが、各ダミー内部導体は、1つの外層部において、1枚のみ形成されていてもよい。

また、好ましくは、第1〜第4のダミー内部導体21〜24において、第1,第2のダミー内部導体21,22の長さ寸法L1,L2の合計または第3及び第4のダミー内部導体23,24の長さ寸法L3,L4の合計が、それぞれ、フロート内部導体15,16の長さ寸法と等しくされる。ここで、上記長さ寸法L1〜L4及びフロート内部導体15,16の長さ寸法は、いずれも上記Y方向に沿う寸法である。

L1+L2またはL3+L4がフロート内部導体15,16の長さ寸法と等しくされている場合、これらの幅をも等しくしておけば、マザーのセラミックグリーンシート上に千鳥状にフロート内部導体の長さ及び幅を有するストリップ状導体を印刷し、個々の積層型セラミック電子部品単位の積層体チップに切断する際に、切断により第1,第2のダミー内部導体21,22及び第3,第4のダミー内部導体とフロート内部導体15またはフロート内部導体16とを隣接することができる。従って、製造工程の簡略化を図ることができる。

図6(a),(b)は、第1の実施形態の積層型セラミック電子部品1の変形例を説明するための各模式的平面断面図である。第1の実施形態では、X方向において第1,第2の有効部7,8がギャップGを介して隔てられていたが、本変形例の積層型セラミック電子部品30では、Y方向において第1,第2の有効部7A,8AがギャップGを隔てて配置されている。ここでは、第1,第2の内部導体33,34が積層されて第1の有効部7Aが形成されている。内部導体33,34の内部導体本体33a,34aに連なるように、引き出し部33b,34bが形成されている。この引き出し部33b,34bは、第1の側面2cに引き出されている。

他方、第3,第4の内部導体35,36の内部導体本体35a,36aは、矩形の形状を有し、互いのセラミック層を介して重なり合っている。引き出し部35b,36bは、いずれも第2の側面2dに引き出されている。

従って、第1の側面2cに、第1,第2の外部端子電極41,42が形成されており、第2の側面2dに第3,第4の外部端子電極43,44が形成されている。よって、側面2cに第1,第2の内部導体33,34が引き出され、同じ側面2c上に第1,第2の外部端子電極41,42が位置している。

また、第3,第4の内部導体35,36も同じ側面2dに引き出されており、かつ該側面2dにおいて、第3,第4の外部端子電極43,44に接続されている。

このように、第1,第2の有効部7A,8Aは、Y方向においてギャップGを隔てられてもよい。ここでも、ギャップGにおいて、フロート内部導体16Aが設けられている。図6では図示されていないが、ギャップGにおいて、第1の外層部側にもフロート内部導体が設けられている。

図7は、第1の実施形態の他の変形例の積層型セラミック電子部品を説明するための模式的平面断面図である。第1の実施形態では、X方向において、第1,第2の有効部7,8が配置されていたが、図7に示す変形例では、第1,第2の有効部のX方向外側にさらに第3,第4の有効部51,52が設けられていた。第3,第4の有効部51,52は、第1,第2の有効部7,8と同様に構成されている。また、第2の有効部8と第3の有効部51との間のギャップGに、上記フロート内部導体15,16が設けられている。

このように、本発明においては、第1,第2の有効部に加え、さらに1以上の有効部をX方向に配置してもよい。

なお、上述してきた第1,第2の実施形態及び各変形例では、第1,第2の有効部7,8,7A,8Aにおいて、複数の内部導体がセラミック層を介して積層され、積層コンデンサユニットが構成されていた。しかしながら、本発明は、使用するセラミックスを選択することにより、あるいは内部導体の形状を工夫することにより、様々な積層型セラミック電子部品に適用することができる。例えば、内部導体間に挟まれるセラミック層を正または負の抵抗温度特性を有するセラミックスにより構成することにより、回路要素として積層型セラミックサーミスタユニットを構成することができる。また、上記セラミック層として磁性体セラミックスを用いることにより、回路要素として積層型インダクタユニットを形成することができる。あるいは、上記内部導体間のセラミック層を誘電セラミック層とすることにより、共振子やフィルタとして用いられる圧電セラミック部品とすることも可能である。

さらに、内部導体の平面形状を例えばミアンダ状、渦巻状等の形状とすることにより、積層型インダクタを形成してもよい。

1…積層型セラミック電子部品
2…セラミック素体
2A…第1の外層部
2B…第2の外層部
2a…第1の主面
2b…第2の主面
2c…第1の側面
2d…第2の側面
2e…第3の側面
2f…第4の側面
3…第1の内部導体
3a…内部導体本体
3b〜6b…引き出し部
4…第2の内部導体
4a…内部導体本体
5…第3の内部導体
5a…内部導体本体
6…第4の内部導体
6a…内部導体本体
7…第1の有効部
8…第2の有効部
7A…第1の有効部
8A…第2の有効部
11…第1の外部端子電極
12…第2の外部端子電極
11a〜14a…端子電極延長部
11b,12b…端子電極延長部
13…第3の外部端子電極
14…第4の外部端子電極
15…フロート内部導体
16…フロート内部導体
16A…フロート内部導体
21…第1のダミー内部導体
22…第2のダミー内部導体
23…第3のダミー内部導体
24…第4のダミー内部導体
30…積層型セラミック電子部品
33,34…第1,第2の内部導体
33a,34a…内部導体本体
33b,34b…引き出し部
35,36…第3,第4の内部導体
35a,36a…内部導体本体
35b,36b…引き出し部
41,42…第1,第2の外部端子電極
43,44…第3,第4の外部端子電極
51,52…第3,第4の有効部
C1〜C4…中心

Claims (10)

  1. 積層された複数のセラミック層を有し、対向し合う第1の主面及び第2の主面と、第1の主面及び第2の主面を結ぶ第1〜第4の側面とを有し、第1の側面と第2の側面とが対向しており、第3の側面と第4の側面とが対向しているセラミック素体と、
    前記セラミック素体内部に配置されており、第1の回路要素を含む第1の有効部と、
    前記セラミック素体内において、前記第1,第2の主面と平行な方向において前記第1の有効部に対してギャップを隔てて配置されており、かつ第2の回路要素を含む第2の有効部と、
    前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第1の回路要素と電気的に接続された第1の外部端子電極及び第2の外部端子電極と、
    前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第2の回路要素と電気的に接続された第3の外部端子電極及び第4の外部端子電極と、
    前記第1の有効部及び第2の有効部と前記第1の主面との間に位置している第1の外層部、並びに前記第1の有効部及び第2の有効部と前記第2の主面との間に位置する第2の外層部の少なくとも一方の外層部において、前記第1〜第4の外部端子電極に電気的に接続されないように設けられたフロート内部導体とを備え、
    前記第1の主面側から前記セラミック素体を見た場合に、前記フロート内部導体が前記ギャップ内に位置するように前記フロート内部導体が設けられており、
    複数のセラミック層の積層方向において、前記第1の回路要素及び第2の回路要素と、前記フロート内部導体とが重なっておらず、
    前記第1の回路要素及び第2の回路要素と同じ高さ位置にある前記ギャップにはフロート内部導体が設けられておらず、
    前記第1の主面から見た場合、前記フロート内部導体の位置が見えるように前記外層部が形成されている、積層型セラミック電子部品。
  2. 複数の前記フロート内部導体を有し、該複数のフロート内部導体が前記セラミック層を介して重なり合うように配置されている、請求項1に記載の積層型セラミック電子部品。
  3. 前記第1の有効部が、前記第1の外部端子電極に接続される第1の内部導体と、前記第2の外部端子電極に電気的に接続される第2の内部導体とを備え、前記第1,第2の内部導体がセラミック層を介して積層されており、前記第2の有効部が、前記第3の外部端子電極に電気的に接続された第3の内部導体と、前記第4の外部端子電極に電気的に接続された第4の内部導体とを備え、第3,第4の内部導体が前記セラミック層を介して積層されている、請求項1または2に記載の積層型セラミック電子部品。
  4. 前記第1,第3の外部端子電極が前記第1の側面に、前記第2,第4の外部電極が前記第2の側面に形成されており、第1,第2の外部端子電極がセラミック素体を介して対向されており、第3,第4の外部電極がセラミック素体を介して対向されている、請求項3に記載の積層型セラミック電子部品。
  5. 前記第1〜第4の外部端子電極が、前記セラミック素体の第1の主面及び第2の主面上に至っている外部端子電極延長部をそれぞれ有し、前記第1及び第2の主面のそれぞれにおいて、第1〜第4の端子電極の端子電極延長部の中心間の距離がほぼ等しくされている、請求項4に記載の積層型セラミック電子部品。
  6. 前記第1〜第4の内部導体が、内部導体本体と、内部導体本体に連ねられており、かつ前記第1〜第4の外部端子電極に電気的に接続されるように前記セラミック焼結体の第1〜第4の側面の内のいずれかの側面に引き出されている引き出し部を有しており、第1,第2の内部導体の引き出し部が、第1,第2の内部導体本体同士が重なり合っている部分の中心よりも第3の側面側にずらされており、第3,第4の内部導体の引き出し部が、第3,第4の内部導体本体同士が重なり合っている部分の中心よりも第4の側面側にずらされている、請求項3〜5のいずれか1項に記載の積層型セラミック電子部品。
  7. 積層された複数のセラミック層を有し、対向し合う第1の主面及び第2の主面と、第1の主面及び第2の主面を結ぶ第1〜第4の側面とを有し、第1の側面と第2の側面とが対向しており、第3の側面と第4の側面とが対向しているセラミック素体と、
    前記セラミック素体内部に配置されており、第1の回路要素を含む第1の有効部と、
    前記セラミック素体内において、前記第1,第2の主面と平行な方向において前記第1の有効部に対してギャップを隔てて配置されており、かつ第2の回路要素を含む第2の有効部と、
    前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第1の回路要素と電気的に接続された第1の外部端子電極及び第2の外部端子電極と、
    前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第2の回路要素と電気的に接続された第3の外部端子電極及び第4の外部端子電極と、
    前記第1の有効部及び第2の有効部と前記第1の主面との間に位置している第1の外層部、並びに前記第1の有効部及び第2の有効部と前記第2の主面との間に位置する第2の外層部の少なくとも一方の外層部において、前記第1〜第4の外部端子電極に電気的に接続されないように設けられたフロート内部導体とを備え、
    前記第1の主面側から前記セラミック素体を見た場合に、前記フロート内部導体が前記ギャップ内に位置するように前記フロート内部導体が設けられており、
    前記第1及び第2の外層部の内の少なくとも一方の外層部において前記第1〜第4の外部端子電極の内のいずれかの外部端子電極と電気的に接続されたダミー内部導体をさらに備え、
    前記ダミー内部導体が前記フロート内部導体と同一平面上に設けられている、積層型セラミック電子部品。
  8. 積層された複数のセラミック層を有し、対向し合う第1の主面及び第2の主面と、第1の主面及び第2の主面を結ぶ第1〜第4の側面とを有し、第1の側面と第2の側面とが対向しており、第3の側面と第4の側面とが対向しているセラミック素体と、
    前記セラミック素体内部に配置されており、第1の回路要素を含む第1の有効部と、
    前記セラミック素体内において、前記第1,第2の主面と平行な方向において前記第1の有効部に対してギャップを隔てて配置されており、かつ第2の回路要素を含む第2の有効部と、
    前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第1の回路要素と電気的に接続された第1の外部端子電極及び第2の外部端子電極と、
    前記セラミック素体の前記第1〜第4の側面の内のいずれかの側面に形成されており、前記第2の回路要素と電気的に接続された第3の外部端子電極及び第4の外部端子電極と、
    前記第1の有効部及び第2の有効部と前記第1の主面との間に位置している第1の外層部、並びに前記第1の有効部及び第2の有効部と前記第2の主面との間に位置する第2の外層部の少なくとも一方の外層部において、前記第1〜第4の外部端子電極に電気的に接続されないように設けられたフロート内部導体とを備え、
    前記第1の主面側から前記セラミック素体を見た場合に、前記フロート内部導体が前記ギャップ内に位置するように前記フロート内部導体が設けられており、
    前記第1及び第2の外層部の内の少なくとも一方の外層部において前記第1〜第4の外部端子電極の内のいずれかの外部端子電極と電気的に接続されたダミー内部導体をさらに備え、
    前記ダミー内部導体として、第1〜第4の外部端子電極にそれぞれ電気的に接続されている第1〜第4のダミー内部導体を有し、第1,第2のダミー内部導体の長さ寸法の合計及び第3及び第4のダミー内部導体の長さ寸法の合計が、前記フロート内部導体の長さ寸法と等しくされている、積層型セラミック電子部品。
  9. 前記第1,第2の内部導体が前記セラミック素体の同じ側面に引き出されており、該同じ側面に設けられた第1,第2の外部端子電極にそれぞれ電気的に接続されており、前記第3,第4の内部導体が、前記セラミック素体の同じ側面に引き出されており、該同じ側面上に設けられた前記第3,第4の外部端子電極に電気的に接続されている、請求項3に記載の積層型セラミック電子部品。
  10. 前記フロート内部導体が、セラミック素体内のある高さ位置の1つの平面上に複数配置されている、請求項1〜のいずれか1項に記載の積層型セラミック電子部品。
JP2009103773A 2009-04-22 2009-04-22 積層型セラミック電子部品 Active JP4905498B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009103773A JP4905498B2 (ja) 2009-04-22 2009-04-22 積層型セラミック電子部品

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009103773A JP4905498B2 (ja) 2009-04-22 2009-04-22 積層型セラミック電子部品
US12/759,807 US8125765B2 (en) 2009-04-22 2010-04-14 Laminated ceramic electronic component

Publications (2)

Publication Number Publication Date
JP2010258070A JP2010258070A (ja) 2010-11-11
JP4905498B2 true JP4905498B2 (ja) 2012-03-28

Family

ID=42991923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009103773A Active JP4905498B2 (ja) 2009-04-22 2009-04-22 積層型セラミック電子部品

Country Status (2)

Country Link
US (1) US8125765B2 (ja)
JP (1) JP4905498B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150557B1 (ko) * 2015-03-13 2020-09-01 삼성전기주식회사 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4511625B1 (ja) * 2009-10-16 2010-07-28 ルビコン株式会社 積層コンデンサ、その製造方法、回路基板および電子機器
JP2012009679A (ja) * 2010-06-25 2012-01-12 Tdk Corp セラミック電子部品及びその製造方法
JP5672162B2 (ja) * 2010-07-21 2015-02-18 株式会社村田製作所 電子部品
DE102011010611A1 (de) * 2011-02-08 2012-08-09 Epcos Ag Electric ceramic component with electrical shielding
DE102011014965B4 (de) * 2011-03-24 2014-11-13 Epcos Ag Electrical multilayer component
KR101548773B1 (ko) * 2011-08-22 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조
JP5867421B2 (ja) * 2012-05-08 2016-02-24 株式会社村田製作所 セラミック電子部品及び電子装置
KR101462761B1 (ko) * 2013-02-13 2014-11-20 삼성전기주식회사 다층 세라믹 소자 및 그 제조 방법
KR101994713B1 (ko) * 2013-04-22 2019-07-01 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
JP2015035581A (ja) * 2013-07-10 2015-02-19 株式会社村田製作所 セラミック電子部品およびその製造方法
KR102067177B1 (ko) * 2013-08-09 2020-01-15 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR102097329B1 (ko) * 2013-09-12 2020-04-06 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판
US10204737B2 (en) 2014-06-11 2019-02-12 Avx Corporation Low noise capacitors
JP2016001695A (ja) 2014-06-12 2016-01-07 株式会社村田製作所 積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体
US20160020024A1 (en) * 2014-07-18 2016-01-21 Samsung Electro-Mechanics Co., Ltd. Composite electronic component and board having the same
WO2016013580A1 (ja) * 2014-07-24 2016-01-28 京セラ株式会社 積層型コンデンサ
KR102016485B1 (ko) * 2014-07-28 2019-09-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101701022B1 (ko) * 2015-01-20 2017-01-31 삼성전기주식회사 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판
KR101792385B1 (ko) * 2016-01-21 2017-11-01 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US20180218841A1 (en) 2017-01-31 2018-08-02 International Business Machines Corporation Multi-layer capacitor package
KR102101703B1 (ko) * 2018-08-01 2020-04-20 삼성전기주식회사 적층형 커패시터
JP2020031152A (ja) * 2018-08-23 2020-02-27 太陽誘電株式会社 Multi-layer ceramic electronic component, multi-layer ceramic electronic component mounting board, multi-layer ceramic electronic component package, and method of manufacturing multi-layer ceramic electronic component

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831694B2 (ja) 1992-03-23 1996-03-27 エヌジーケイ・エレクトロニクス株式会社 セラミックス多層配線基板の製造方法及びセラミックス多層配線基板
JPH05275269A (ja) 1992-03-30 1993-10-22 Toshiba Corp 積層セラミック電子部品
JPH11162781A (ja) 1997-11-21 1999-06-18 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JPH11340106A (ja) 1998-05-29 1999-12-10 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその選別方法
JP2000235935A (ja) * 1999-02-16 2000-08-29 Matsushita Electric Ind Co Ltd 多連形積層セラミックコンデンサ
JP4513138B2 (ja) 1999-05-19 2010-07-28 株式会社村田製作所 積層コンデンサ
US6327134B1 (en) * 1999-10-18 2001-12-04 Murata Manufacturing Co., Ltd. Multi-layer capacitor, wiring board, and high-frequency circuit
JP3930245B2 (ja) * 2000-11-14 2007-06-13 Tdk株式会社 Multilayer electronic components
JP2004047707A (ja) * 2002-07-11 2004-02-12 Murata Mfg Co Ltd 積層セラミックコンデンサアレイ
JP4239530B2 (ja) 2002-09-04 2009-03-18 株式会社村田製作所 多層セラミック基板
JP2004153027A (ja) 2002-10-30 2004-05-27 Kyocera Corp 多連型コンデンサ
US7295421B2 (en) * 2003-02-21 2007-11-13 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic components and method for manufacturing the same
JP2004303946A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd Composite electronic components
JP2005340663A (ja) 2004-05-28 2005-12-08 Kyocera Corp コンデンサ
KR100691146B1 (ko) * 2004-12-24 2007-03-09 삼성전기주식회사 적층형 캐패시터 및 적층형 캐패시터가 내장된 인쇄회로기판
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
JP2007180183A (ja) * 2005-12-27 2007-07-12 Taiyo Yuden Co Ltd コンデンサブロック及び積層基板
JP4623305B2 (ja) 2006-03-29 2011-02-02 Tdk株式会社 積層電子部品の製造方法
US7428135B2 (en) * 2006-06-26 2008-09-23 Tdk Corporation Multilayer capacitor
US7920370B2 (en) * 2007-02-05 2011-04-05 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
JP5042049B2 (ja) * 2007-04-10 2012-10-03 日本特殊陶業株式会社 コンデンサ、配線基板
JP4525773B2 (ja) * 2007-05-22 2010-08-18 株式会社村田製作所 積層セラミックコンデンサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150557B1 (ko) * 2015-03-13 2020-09-01 삼성전기주식회사 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판

Also Published As

Publication number Publication date
US20100271752A1 (en) 2010-10-28
US8125765B2 (en) 2012-02-28
JP2010258070A (ja) 2010-11-11

Similar Documents

Publication Publication Date Title
JP5195876B2 (ja) コイル部品及びその製造方法
US8334746B2 (en) Electronic component
US9439301B2 (en) Multilayered chip electronic component and board for mounting the same
KR101525645B1 (ko) 적층 세라믹 커패시터
KR100849791B1 (ko) 캐패시터 내장형 인쇄회로기판
JP4929487B2 (ja) 積層セラミック電子部品
JP4752901B2 (ja) 電子部品及び電子部品内蔵基板
JP5062237B2 (ja) Multilayer capacitor, mounting structure thereof, and manufacturing method thereof
JP5332475B2 (ja) 積層セラミック電子部品およびその製造方法
KR101014508B1 (ko) 적층 콘덴서
JP5217692B2 (ja) 積層セラミック電子部品
JP4953988B2 (ja) Multilayer capacitor and capacitor mounting board
US8259433B2 (en) Ceramic electronic component
JP4283834B2 (ja) 積層コンデンサ
JP5206775B2 (ja) Electronic components
US8050045B2 (en) Electronic component and method of manufacturing the same
US8649155B2 (en) Electronic component including reinforcing electrodes
JP4059181B2 (ja) 多端子型積層セラミック電子部品の製造方法
KR100799096B1 (ko) 적층형 필터
US9111682B2 (en) Multilayer ceramic electronic component
JP4821908B2 (ja) 積層型電子部品及びこれを備えた電子部品モジュール
KR100650362B1 (ko) 적층 세라믹 전자 부품, 적층 코일 부품 및 적층 세라믹전자 부품의 제조 방법
JP6107080B2 (ja) 積層コンデンサ
US8593247B2 (en) Chip-type coil component
JP5206440B2 (ja) セラミック電子部品

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110823

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111226

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4905498

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150