JP4929487B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は、例えば積層セラミックコンデンサや積層セラミックサーミスタのような積層セラミック電子部品に関し、特に、セラミック素体内にフロート型内部電極が設けられており、かつ静電容量を取り出すための複数の有効領域が形成されている積層セラミック電子部品に関する。

自動車には、エンジン、エアコンディショナー及びエアバッグシステムなどの様々なシステムが搭載されている。また、これらのシステムをそれぞれ制御するために複数のＥＣＵ（Electrical Control Unit）と称されている制御装置が搭載されている。ＥＣＵには、様々な電子部品が実装されている。近年、上記のようなシステムの増大に伴って、一台の自動車に搭載されるＥＣＵの数が増大してきている。それに伴って、ＥＣＵ及びＥＣＵに実装される電子部品の小型化が強く求められている。そのため、積層セラミックコンデンサなどの積層セラミック電子部品が多用されている。

積層セラミック電子部品では、外部温度の変化による熱応力あるいは実装基板に加わる撓み応力のような外部からの応力により、セラミック素体にクラックが発生することがあった。クラックが、異なる電位に接続される内部電極間に跨がると、短絡不良を生じることがあった。

上記短絡を防止するための構造が、下記の特許文献１に開示されている。図１０は、特許文献１に記載の積層セラミックコンデンサを示す正面断面図である。積層セラミックコンデンサ１０１では、セラミック素体１０２内に、複数の第１の内部電極１０３と、複数の第２の内部電極１０４とが配置されている。複数の第１の内部電極１０３は、セラミック素体１０２の第１の端面１０２ａに引き出されており、複数の第２の内部電極１０４は、セラミック素体１０２の第２の端面１０２ｂに引き出されている。複数の第１の内部電極１０３に電気的に接続されるように、第１の端面１０２ａを覆う第１の外部端子電極１０５が形成されている。第１の外部端子電極１０５は、端面１０２ａを覆っている端子電極本体部１０５ａと、端子電極本体部に連ねられており、少なくともセラミック素体１０２の第１の主面１０２ｃ及び第２の主面１０２ｄに至る回り込み部１０５ｂとを有する。端面１０２ｂ側においても、同様に第２の外部端子電極１０６が形成されている。外部端子電極１０６もまた、端子電極本体部１０６ａと、回り込み部１０６ｂとを有する。

前述した熱応力や撓み応力によるクラックは、外部端子電極１０５，１０６の回り込み部１０５ｂ，１０６ｂの先端からセラミック素体１０２内に向かって生じることが多い。そこで、積層セラミックコンデンサ１０１では、第１の内部電極１０３と第２の内部電極１０４とがセラミック層を介して重なり合っている、部分の長さ、すなわち対向距離Ｚが回り込み部１０５ｂ，１０６ｂ間の距離Ｒよりも小さくされている。図１０に矢印Ａで示すように回り込み部１０６ｂの先端からセラミック素体１０２内に向かってクラックが生じたとしても、該クラックは、一方の電位に接続される第２の内部電極１０４に跨がっているだけであるため、短絡不良は生じない。

しかしながら、実際に生じるクラックは矢印Ａで示すように、回り込み部１０６ｂの先端から積層方向に延びるとは限らない。例えば、矢印Ｂで示すように、回り込み部１０６ｂの先端から斜め方向に延び、第１，第２の内部電極１０３，１０４が対向されている有効領域に達することもある。この場合には、やはり、短絡不良が生じざるを得なかった。

他方、下記の特許文献２には、フロート型内部電極が用いられており、第１，第２の有効領域がセラミック素体内に配置されている積層セラミックコンデンサが開示されている。図１１は、特許文献２に記載の積層セラミックコンデンサを示す正面断面図である。

積層セラミックコンデンサ１１１では、セラミック素体１１２内に、セラミック素体１１２の第１の端面１１２ａに引き出された複数の第１の内部電極１１３が形成されている。また、複数の第１の内部電極１１３と同じ高さ位置において複数の第２の内部電極１１４が第２の端面１１２ｂに引き出されるように形成されている。そして、第１の端面１１２ａ，１１２ｂには、第１，第２の端子電極１１５，１１６が形成されている。端子電極１１５，１１６は、それぞれ、端子電極本体部１１５ａ，１１６ａと、回り込み部１１５ｂ，１１６ｂとを有する。

ここでは、セラミック素体１１２内に、複数のフロート型内部電極１１７が配置されている。フロート型内部電極１１７は、セラミック層を介して、第１の内部電極１１３と第２の内部電極１１４と対向している。

従って、複数の第１の内部電極１１３と、複数のフロート型内部電極１１７とがセラミック層を介して重なり合っている部分において、容量取り出しのための第１の有効領域が形成されている。同様に、複数のフロート型内部電極１１７と、複数の第２の内部電極１１４とがセラミック層を介して重なり合っている部分において、静電容量を取り出すための第２の有効領域が形成されている。
特開平６−１６３３１１号公報 実開昭５４−５７５５号公報

特許文献２に記載の積層セラミックコンデンサ１１１では、第１の有効領域１１８と第２の有効領域１１９とが形成されている。従って、図１１に矢印Ｃ１で示すように斜め方向に延びるクラックが第１の外部端子電極１１５の回り込み部１１５ｂの先端から斜め方向に延びるように生じたとしても、第２の有効領域１１９側において短絡が防止される。

逆に、第２の外部端子電極１１６側において、回り込み部１１６ｂの先端から矢印Ｃ２で示すように斜め方向に延びる、第２の有効領域に至るクラックＣ２が生じたとしても、第１の有効領域１１８側において短絡が防止される。

従って、図１０に示した積層セラミックコンデンサ１０１の場合には、斜め方向に延びるクラックＢが生じると短絡不良が生じたのに対し、積層セラミックコンデンサ１１１では、斜め方向に延びるクラックＣ１またはクラックＣ２が生じたとしても、短絡は生じない。

しかしながら、上記クラックＣ１及びクラックＣ２が同時に生じることもある。その場合には、やはり短絡することになる。

本発明の目的は、上述した従来技術の欠点を解消し、外部端子電極の回り込み部からセラミック素体内に延びるクラックが生じたとしても、該クラックによる短絡不良をより確実に防止することが可能な積層セラミック電子部品を提供することにある。

本願の第１の発明に係る積層セラミック電子部品は、複数のセラミック層が積層されてなり、対向し合う第１，第２の主面と、対向し合う第１，第２の端面とを有し、第１，第２の主面を結ぶ方向が積層方向であるセラミック素体と、前記第１の端面上に形成された第１の端子電極本体部と、第１の端子電極本体部に連ねられており、かつ前記第１，第２の主面に回り込んでいる第１の回り込み部とを有する第１の外部端子電極と、前記第２の端面上に形成された第２の端子電極本体部と、第２の端子電極本体部に連ねられており、前記第１の主面及び前記第２の主面に回り込んでいる第２の回り込み部とを有する第２の外部端子電極と、前記セラミック素体内に設けられており、前記第１の外部端子電極と電気的に接続されるように前記第１の端面に引き出された第１の内部電極と、前記セラミック素体内に設けられており、前記第１の内部電極と同一平面上に形成されており、かつ前記第２の外部端子電極と電気的に接続されるように前記第２の端面に引き出された第２の内部電極と、前記セラミック素体内に設けられており、前記第１の端面及び前記第２の端面のいずれにも引き出されておらず、特定の前記セラミック層を介して前記第１の内部電極及び第２の内部電極とそれぞれ対向しているフロート型内部電極とを備え、前記第１の内部電極と前記フロート型内部電極とが対向されている部分により第１の有効領域が形成されており、前記第２の内部電極と前記フロート型内部電極とが対向されている部分において第２の有効領域が形成されている積層セラミック電子部品であり、下記の構成を備えることを特徴とする。すなわち、前記セラミック素体内に設けられており、前記第１及び第２の主面の少なくとも一方と前記第１の有効領域との間において、少なくとも前記積層方向において前記第１の有効領域と重なるように、前記第１，第２の主面と平行に延ばされた第１の内部導体をさらに備え、前記セラミック素体の前記第１の端面と前記第２の端面とを結ぶ長さ方向寸法をＬ、前記長さ寸法Ｌに沿った長さ方向に沿う前記第１の内部電極の長さ寸法をＸ１、前記第１の端面と前記第１の内部導体における前記第２の端面側の端部との間の距離をＹ１、前記第２の端面から前記第２の回り込み部の端部までの距離をＥとしたときに、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）を満足し、かつ前記セラミック素体内において、前記第１の内部導体と同一平面上に他の内部導体が存在しないことを特徴とする。

本願の第２の発明は、複数のセラミック層が積層されてなり、対向し合う第１，第２の主面と、対向し合う第１，第２の端面とを有し、第１，第２の主面を結ぶ方向が積層方向とされているセラミック素体と、前記第１の端面上に形成された第１の端子電極本体部と、第１の端子電極本体部に連ねられており、かつ前記第１，第２の主面に回り込んでいる第１の回り込み部とを有する第１の外部端子電極と、前記第２の端面上に形成された第２の端子電極本体部と、第２の端子電極本体部に連ねられており、前記第１の主面及び前記第２の主面に回り込んでいる第２の回り込み部とを有する第２の外部端子電極と、前記セラミック素体内に設けられており、前記第１の外部端子電極と電気的に接続されるように前記第１の端面に引き出された第１の内部電極と、前記セラミック素体内に設けられており、前記第１の内部電極と同一平面上に形成されており、かつ前記第２の外部端子電極と電気的に接続されるように前記第２の端面に引き出された第２の内部電極と、前記セラミック素体内に設けられており、前記第１の端面及び前記第２の端面のいずれにも引き出されておらず、特定の前記セラミック層を介して前記第１の内部電極及び第２の内部電極とそれぞれ対向しているフロート型内部電極とを備え、前記第１の内部電極と前記フロート型内部電極とが対向されている部分により第１の有効領域が形成されており、前記第２の内部電極と前記フロート型内部電極とが対向されている部分において第２の有効領域が形成されている積層セラミック電子部品であり、下記の構成を備えることを特徴とする。すなわち、前記セラミック素体内に設けられており、前記第１及び第２の主面の少なくとも一方と、前記第１の有効領域との間において、少なくとも前記積層方向において前記第１の有効領域と重なるように、前記第１，第２の主面と平行に延ばされた第１の内部導体と、前記セラミック素体内に設けられており、前記第１の内部導体とは電気的に絶縁されるように前記第１の内部導体と同一平面上に形成された第２の内部導体とをさらに備え、前記セラミック素体の前記第１の端面と第２の端面とを結ぶ長さ方向の寸法をＬ、前記長さ方向に沿った前記第１の内部電極の長さ寸法をＸ１、前記長さ方向に沿った前記第２の内部電極の長さ寸法をＸ２、前記第１の端面と、前記第１の内部導体における前記第２の端面側の端部との間の距離をＹ１、前記第２の端面と、前記第２の内部導体における前記第１の端面側の端部との間の距離をＹ２、前記第２の端面から前記第２の回り込み部の端部までの距離をＥとしたときに、Ｙ１＞Ｙ２、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）、及びＹ２＜Ｘ２を満足することを特徴とする。

第２の発明に係る積層セラミック電子部品では、好ましくは、前記第１，第２の内部電極間の距離をＧ１、前記第１，第２の内部導体間の距離をＧ２とし、前記長さ方向に沿ったフロート型内部電極の長さ寸法をＸ３としたときに、Ｇ１＝Ｇ２＝（Ｌ−Ｘ３）とされている。この場合には、単一の導体パターンを有する複数枚のセラミックグリーンシートを積層することにより、第２の発明に係る積層セラミック電子部品を容易に得ることができる。

本発明に係る積層セラミック電子部品では、好ましくは、Ｙ１≧Ｌ／２とされており、それによって、第２の端面側の第２の回り込み部先端におけるクラックがより優先的に生じやすくなり、第１の外部端子電極の第１の回り込み部先端側からのクラックの発生をより確実に防止することができる。

また、好ましくは、Ｙ１≦（Ｌ−Ｘ２）とされており、その場合には、第２の外部端子電極の第２の回り込み部先端からより一層優先的にクラックを発生させることができる。

本発明に係る積層セラミック電子部品では、好ましくは、前記第１の端面と前記第１の有効領域との間の距離をＦ１、前記第２の端面と前記第２の有効領域との間の距離をＦ２とし、前記第１の端面と前記第１の回り込み部の先端との間の距離をＥ０としたときにＦ１＜Ｅ０かつＦ２＜Ｅとされる。この場合には、第１，第２の外部端子電極の第１，第２の回り込み部と前記第１，第２の有効領域とがセラミック素体の積層方向において重ならない。従って、第１，第２の回り込み部の先端から積層方向に延びるクラックが生じたとしても該クラックによる短絡不良が生じない。

本発明に係る積層セラミック電子部品では、好ましくは、前記フロート型内部電極が、前記第１，第２の有効領域において、積層方向最外側に位置されている。それによって、第１の内部導体または第１，第２の内部導体とフロート型内部電極との間に静電容量を発生させ、それによって設計段階で静電容量を調整することができる。この場合、前記セラミック素体内において、前記第１の有効領域の積層方向片側に前記第１の内部導体が配置されてもよく、あるいは前記第１の有効領域の前記積層方向両側に前記第１の内部導体がそれぞれ配置されてもよい。
（発明の効果）

第１の発明に係る積層セラミック電子部品では、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）とされているため、熱応力などの外部からの応力が加わった際にセラミック素体内に生じる内部応力が、第１の有効領域側と第２の有効領域側との間でアンバランスとなる。すなわち、第１の内部導体が存在しない第２の端面側において、焼結に際しての第１の内部導体の収縮による引張応力が残留することとなるため、外部応力が加わった際に、第１の回り込み部の先端に比べて、第２の回り込み部の先端からクラックが生じやすくなる。

よって、第１の発明によれば、クラックが優先的に第２の電極回り込み部の先端から生じ、第１の電極回り込み部の先端から生じ難いため、第１の有効領域において確実に短絡が防止される。

第２の発明に係る積層セラミック電子部品では、Ｙ１＞Ｙ２、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）及びＹ２＜Ｘ２とされているため、外部からの応力による内部応力が第２の端面側において第１の端面側部分よりも大きくなる。そのため、クラックが生じる場合には、第１の回り込み部の先端ではなく、第２の回り込み部の先端から優先的に生じるため、第１の有効領域側において短絡不良を確実に防止することができる。

図１は、本発明の第１の実施形態の積層セラミックコンデンサの外観を示す斜視図である。 図２は、本発明の第１の実施形態に係る積層セラミックコンデンサの正面断面図であり、図１のＩＩ−ＩＩ線に沿う断面図である。 図３は、第１の実施形態の積層セラミックコンデンサにおけるクラック発生状態を説明するための正面断面図である。 図４は、第１の実施形態の変形例に係る積層セラミックコンデンサの正面断面図である。 図５は、第１の実施形態の他の変形例に係る積層セラミックコンデンサの正面断面図である。 図６は、本発明の第２の実施形態に係る積層セラミックコンデンサの正面断面図である。 図７は、第２の実施形態の変形例に係る積層セラミックコンデンサの正面断面図である。 図８は、図７に示した変形例の積層セラミックコンデンサを得るためのセラミック積層体を用意する工程を説明するための模式的平面図である。 図９は、第２の実施形態の積層セラミックコンデンサの他の変形例を説明するための正面断面図である。 図１０は、従来の積層セラミックコンデンサを示す正面断面図である。 図１１は、従来の積層セラミックコンデンサの他の例を示す正面断面図である。

符号の説明

１…積層セラミックコンデンサ
２…セラミック素体
２ａ，２ｂ…第１，第２の端面
２ｃ，２ｄ…第１，第２の主面
２ｅ…側面
３…第１の内部電極
４…第２の内部電極
５…第１の外部端子電極
５ａ…端子電極本体部
５ｂ…第１の回り込み部
６…第２の外部端子電極
６ａ…端子電極本体部
６ｂ…第２の回り込み部
７…フロート型内部電極
８…第１の有効領域
９…第２の有効領域
１０…第１の内部導体
１０ａ…端部
１０Ａ…第１の内部導体
２１…積層セラミックコンデンサ
３１…積層セラミックコンデンサ
４１…積層セラミックコンデンサ
４２…第２の内部導体
４２Ａ…第２の内部導体
５１…積層セラミックコンデンサ
５２…導体パターン
５３…セラミックグリーンシート

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

図１は、本発明の第１の実施形態に係る積層セラミック電子部品としての積層セラミックコンデンサの外観を示す斜視図であり、図２は図１のＩＩ−ＩＩ線に沿う断面図である。積層セラミックコンデンサ１は、セラミック素体２を有する。セラミック素体２は、後述の第１，第２の内部電極などとともにセラミックス一体焼結法により焼成されたセラミック焼結体からなる。

上記セラミック素体２は、直方体状の形状を有する。セラミック素体２は、対向し合う第１，第２の端面２ａ，２ｂと、対向し合う第１，第２の主面２ｃ，２ｄとを有する。また、図１に示す側面２ｅと、側面２ｅに対向し合う反対側の側面とを有する。なお、第１，第２の主面２ｃ，２ｄを結ぶ方向を、積層方向とする。これは、後述の製造方法で示すように内部導体パターンが形成された複数枚のセラミックグリーンシートを積層して得られたセラミック積層体を焼成することにセラミック素体２が得られているため、該積層方向が第１，第２の主面２ｃ，２ｄを結ぶ方向になることによる。

セラミック素体２内には、複数の第１の内部電極３が設けられている。複数の第１の内部電極３は、第１の端面２ａに引き出されている。また、複数の第１の内部電極３とそれぞれ同じ高さ位置に、複数の第２の内部電極４が形成されている。複数の第２の内部電極４は、第２の端面２ｂに引き出されている。複数の第１の内部電極３と複数の第２の内部電極４とは、セラミック素体２の端面２ａ，２ｂを結ぶ長さ方向中央のギャップを隔てて先端同士が対向されている。

また、セラミック素体２の第１の端面２ａを覆うように、第１の外部端子電極５が形成されている。第１の外部端子電極５は、第１の端面２ａを覆う第１の端子電極本体部５ａと、第１の端子電極本体部５ａに連ねられており、かつ第１，第２の主面２ｃ，２ｄに回り込んでいる第１の回り込み部５ｂとを有する。同様に、第２の端面２ｂを覆うように、第２の外部端子電極６が形成されている。第２の外部端子電極６は、第２の端面２ｂ上に形成された第２の端子電極本体部６ａと、端子電極本体部６ａに連ねられており、第１，第２の主面２ｃ，２ｄに回り込んでいる第２の回り込み部６ｂとを有する。

なお、本実施形態では、第１の回り込み部５ｂ及び第２の回り込み部６ｂは、それぞれ、第１，第２の主面２ｃ，２ｄだけでなく、側面２ｅ及び他方の側面にも至っている。もっとも、本発明においては、回り込み部は必ずしも側面２ｅ及び反対側の側面に至っておらずともよい。

また、セラミック素体２内には、複数のフロート型内部電極７が形成されている。フロート型内部電極７は、第１の内部電極３と対向するように、また複数の第２の内部電極４とを対向するように形成されている。すなわち、図２に示すように、複数の第１の内部電極３と複数のフロート型内部電極７とがセラミック層を介して積層されている部分において、第１の静電容量取り出し部分としての第１の有効領域８が形成されている。同様に、複数のフロート型内部電極７と複数の第２の内部電極４がセラミック層を介して重なり合っている部分により、第２の静電容量取り出し部分としての第２の有効領域９が形成されている。従って、本実施形態では、第１の有効領域と第２の有効領域とが直列に接続されたシリーズ接続型の積層コンデンサが構成される。

フロート型内部電極７は、第１の端面２ａには至っておらず、また第２の端面２ｂにも至っていない。

本実施形態の積層セラミックコンデンサ１では、上記第２の有効領域９が設けられている部分の下方に、複数の第１の内部導体１０が設けられている。複数の第１の内部導体１０は、第２の端面２ｂに引き出されており、先端は第１，第２の有効領域８，９間の部分に位置している。

複数の第１の内部導体１０は、上記のように第１の端面２ａから第１の有効領域の下方を通過し、先端が第１，第２の有効領域８，９間に至っている。

なお、本実施形態では、第１の内部導体１０は、第１の端面２ａに引き出されているが、第１の端面２ａに必ずしも引き出されている必要はない。言い換えれば、第１及び第２の主面２ｃ，２ｄと平行に延び、かつ第１の有効領域８と積層方向において重なる部分を少なくとも有するように、第１の内部導体１０が設けられておればよい。また、第１の内部導体１０は、複数形成される必要はなく、また３層以上の第１の内部導体１０が形成されていてもよい。

なお、第１の有効領域８と第２の有効領域９とはセラミック素体２の中心を通り上記積層方向に延びる仮想中心線に対して対称に配置されることが好ましい。それによって、第１の有効領域８側及び第２の有効領域９側部分における残留応力がほぼ等しくなり、第１の内部導体１０を設けたことによる後述の内部応力のバランス性が確実に確保される。

本実施形態の積層セラミックコンデンサ１では、セラミック素体の第１の端面２ａと第２の端面２ｂとを結ぶ長さ方向寸法をＬ、この長さ方向に沿った第１の内部電極の長さ寸法をＸ１、第１の端面２ａと第１の内部導体１０における第２の端面側の端部１０ａとの間の距離をＹ１、第２の端面２ｂから第２の回り込み部６ｂの端部までの距離をＥとしたときに、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）とされており、かつ第１の内部導体１０と同一平面上に他の内部導体が存在しない。

従って、外部からの熱応力や撓み応力が加わってクラックが生じようとしても、クラックは第２の回り込み部６ｂの先端からセラミック素体２内に向かって延びることとなり、第１の回り込み部５ｂの先端からはクラックは生じない。それによって、たとえ図３に矢印Ｃ３で示すようにクラックが生じたとしても、第１の有効領域８側においてクラックが生じないため、短絡不良を確実に防止することができる。

すなわち、本実施形態は、クラックが生じることを是認した上で、第１，第２の有効領域８，９の内、第２の有効領域９側においてのみクラックを生じさせ、第１の有効領域８にはクラックが至らないようにして短絡不良を防止したことに特徴を有する。

これは、第１の内部導体１０が、セラミック素体２内において、第１の端面２ａ側に寄せられて形成されているため、セラミック素体２を得るための焼結工程において、残留内部応力がセラミック素体２の第１の端面２ａ側部分と第２の端面２ｂ側の部分とでアンバランスとなることによる。すなわち、第１の内部導体１０の収縮により、第２の端面２ｂ側のセラミック素体部分が引っ張られることになり、該引っ張られることにより生じた残留応力がセラミック素体２の第２の端面２ｂ側部分に残留することとなる。そのため、最終的に得られた積層セラミックコンデンサ１に外部応力が加わった場合、クラックは第２の回り込み部６ｂの先端からセラミック素体２内に向かって生じることとなる。従って、第１の有効領域８側におけるクラックの発生を確実に防止し、それによって短絡不良が防止される。

また、第１の内部導体１０は、積層方向において第１の有効領域８と重なり合う位置に少なくとも存在している。そのため、クラックが第２の回り込み部６ｂの先端から第１の内部導体１０側に延びてきたとしても、第１の内部導体１０の存在によりクラックの進展が抑制される。それによっても、第１の有効領域８へのクラックの侵入を防止することができる。

なお、第１の内部導体１０の端部１０ａが第２の端面２ｂ側に近づきすぎると、クラックにより第１の内部導体１０と第２の内部電極４との間に短絡不良が生じるおそれがある。そのため、上記のように、Ｙ１＜（Ｌ−Ｅ）とされており、それによって、第１の内部導体１０と第２の内部電極４との間の短絡不良が防止されている。

また、本実施形態では、第１の端面２ａ側のセラミック素体２部分では、第１の内部導体１０の存在により物理的に補強されている。これに対して、第２の端面２ｂ側部分は相対的に強度が低くされている。このような強度のアンバランスによっても、第２の回り込み部６ｂの先端側から優先的にクラックが生じることとなる。

なお、上記セラミック素体２の第１の端面２ａ側部分と、第２の端面２ｂ側部分間のアンバランス性を大きくするには、Ｙ１≧Ｌ／２とすることがより望ましい。すなわち、第１の内部導体１０の端部１０ａを、第１，第２の端面２ａ，２ｂ間の中心または中心よりも第２の端面２ｂ側に位置させることが望ましい。それによって、第２の回り込み部６ｂの先端からより一層優先的にクラックを発生させることができる。

さらに、上記短絡不良をより確実に防止するには、上記長さ方向に治った第２の内部電極４の長さ寸法をＸ２としたときに、１≦（Ｌ−Ｘ２）であることが好ましい。すなわち、第１の内部導体１０の端部１０ａを、第２の内部電極４の先端または先端よりも第１の端面２ａ側に位置させることにより、第１の端面２ａ側にセラミック素体部分をより効果的に補強することができ、かつクラックの第１の有効領域８側への進展をより確実に防止することができる。それによって、短絡不良をより確実に防止することができる。

なお、クラックは、外部端子電極５，６の第１，第２の回り込み部５ｂ，６ｂの先端に集中する電界に起因することもあるため、クラックを誘発させたい第２の外部端子電極６を入力側に接続するように積層セラミックコンデンサ１を実装基板に実装することが好ましい。この場合には、実装時に積層セラミックコンデンサ１の方向性を考慮する必要がある。従って、積層セラミックコンデンサ１の外表面に、第２の端面２ｂがいずれの側か分かるように例えばマーキングを施すことが望ましい。このマーキングは、塗料の印刷あるいはレーザーマーキング等の適宜の方法により形成することができる。

上記実施形態の積層セラミックコンデンサ１において、セラミック素体２を構成する材料については、適宜の誘電体セラミックスを用いることができる。このような誘電体セラミックスとしては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などの主成分からなる誘電体セラミックスを用いることができる。また、これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加された誘電体セラミックスを用いてもよい。

また、外部端子電極５，６は、適宜の導電性材料により形成することができる。例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、ＡｕまたはＡｇ−Ｐｄ合金などの導電性材料を用いることができる。また、外部端子電極５，６は、複数の電極層を積層した構造であってもよい。内部電極３，４として、Ｎｉを用いる場合、内部電極と外部端子電極５，６との接合性を高めるために、外部端子電極５，６の内部電極３，４と直接接続される層をＣｕやＮｉなどの卑金属により形成することが望ましい。

上記外部端子電極５，６は、内部電極３，４及びセラミック素体２と同時焼成して形成されてもよい。また、外部端子電極５，６は、セラミック素体２を得た後に、導電ペーストの塗布・焼付あるいはメッキ等により形成されてもよい。

上記外部端子電極５，６の厚みは、最も厚い部分で、２０〜１００μｍ程度とすることが好ましい。

また、外部端子電極５，６の外表面には、半田付け性を高めるためなどの目的を果たすために、適宜のメッキ膜を形成してもよい。このようなメッキ膜を形成する材料についても特に限定されず、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを挙げることができる。上記メッキ膜の１層当りの厚みは１〜１０μｍ程度とすることが好ましい。

さらに、上記外部端子電極５，６と、外表面に形成されるメッキ膜との間に、応力緩和用の樹脂層を介在させてもよい。

上記第１，第２の内部電極３，４、フロート型内部電極７及び第１の内部導体１０についても、適宜の導電性材料を用いて形成することができる。このような材料についても、前述した外部端子電極５，６を形成する金属と同様の金属もしくは合金を適宜用いることができる。内部電極３，４、フロート型内部電極７及び第１の内部導体１０の焼成後の厚みは、０．５〜２．０μｍ程度とすることが好ましい。なお、第１，第２の内部電極３，４、フロート型内部電極７及び第１の内部導体１０は異なる金属で形成されてもよく、同一の金属で形成されてもよいが、好ましくは同一の金属を用いることにより、製造工程の簡略化を果たすことができる。

上記積層セラミックコンデンサ１の製法の一例を説明する。上記セラミック素体２を得るための誘電体セラミック粉末と、バインダー樹脂及び溶剤等を混合してなるセラミックスラリーを用いてセラミックグリーンシートを得る。このセラミックグリーンシート上に、上記第１，第２の内部電極３，４、フロート型内部電極７または第１の内部導体１０などを形成するために、導電ペーストをスクリーン印刷などにより付与し、内部導体パターンを形成する。この内部導体パターンが形成された複数枚のセラミックグリーンシートを所定枚数積層し、上下に無地のセラミックグリーンシートを所定の枚数積層し、マザーの積層体を得る。このマザーの積層体を厚み方向に加圧した後、個々の積層セラミックコンデンサ体の積層体に切断する。得られた個々の積層セラミックコンデンサ体の積層体を焼成し、セラミック素体２を得る。セラミック素体２を得た後に、上記外部端子電極５，６を形成するための導電ペーストを塗布し、焼付け、外部端子電極５，６を形成する。

前述したように、外部端子電極５，６は、積層体上に導電ペーストを塗布し、焼成に際し内部電極３，４などと同時に焼き付けて形成してもよい。

図４は、第１の実施形態の積層セラミックコンデンサ１の変形例に係る積層セラミックコンデンサ２１を示す正面断面図である。積層セラミックコンデンサ２１では、第１，第２の回り込み部５ｂ，６ｂの先端とセラミック素体２における前述した積層方向において、第１，第２の有効領域８，９とがそれぞれ重ねられていることを除いては、第１の実施形態と異なっている。

すなわち、第１の実施形態の積層セラミックコンデンサ１では、回り込み部５ｂと第１の有効領域８とが積層方向において重なっておらず、第２の回り込み部６ｂと第２の有効領域９とが積層方向において重なり合っていなかった。これに対して、本変形例では、第１の有効領域と第１の主面２ｃ及び第２の主面２での少なくとも一方と第１の有効領域との間において、第１の端面２ａと第１の回り込み部５ｂの端部までの距離をＥ０、第２の端面２ｂと第２の回り込み部６ｂの端部との間の距離をＥ、第１の端面２ａと第１の有効領域８との間の距離をＦ１、第２の端面２ｂと第２の有効領域９との間の距離をＦ２としたときに、Ｅ０＞Ｆ１かつＥ＞Ｆ２とされている。第１の回り込み部５ｂと第１の有効領域８とが重なり合っており、第２の回り込み部６ｂと第２の有効領域９とが重なり合っている。

第１の実施形態では、第１の回り込み部５ｂに対して、第２の回り込み部６ｂ側から優先的にクラックが生じるが、このクラックが延びる方向が積層方向である場合、第２の有効領域９には侵入せず、第２の有効領域９と第２の端面２ｂとの間の部分、すなわち第２の内部電極４のみがセラミック層を介して重ねられているだけの部分にクラックが延びることがある。この場合には、第１の有効領域８側において短絡が防止されるが、第２の外部端子電極６からの電気的経路の一部もしくは全部が断絶されることとなる。そのため、第１の有効領域８の一部または全部が機能しなくなるおそれがあり、静電容量が極端に低下することとなる。

これに対して、本変形例では、例えば第２の回り込み部６ｂから矢印Ｃ４で示す方向にクラックが進展した場合、第２の有効領域９における短絡不良が生じる。その結果、第２の外部端子電極６とフロート型内部電極７とがクラックによって電気的に接続される電気的経路が残される。従って、第１の有効領域８が正常に機能し得る。従って、本変形例によれば、短絡不良を確実に防止し得るだけでなく、第１の有効領域８による静電容量の一部または全部を確実に取り出すことができる。

また、本変形例では、第１，第２の有効領域８，９を大きくすることができるので、大容量化を進めることができる。

図５は、第１の実施形態の積層セラミックコンデンサのさらに他の変形例に係る積層セラミックコンデンサを示す正面断面図である。図５に示す積層セラミックコンデンサ３１では、第１，第２の有効領域８，９は図４に示した変形例のセラミックコンデンサ２１と同様とされている。加えて、積層セラミックコンデンサ３１では、複数の第１の内部導体１０に加えて、第１の有効領域８の上方側にも、複数の第１の内部導体１０Ａ，１０Ａが形成されている。それによって、積層セラミックコンデンサ３１では、積層方向における方向性をなくすことができる。このように、複数の第１の内部導体は、第１，第２の内部電極３，４とフロート型内部電極とが重なり合っている部分の積層方向両側に配置されていてもよく、前述した実施形態及び図４に示した積層セラミックコンデンサ３１のように、積層方向片側にのみ配置されていてもよい。

図６は、本発明の第２の実施形態に係る積層セラミックコンデンサの正面断面図である。本実施形態の積層セラミックコンデンサ４１では、第１の内部導体１０，１０と同じ高さ位置において、第１の内部導体１０と電気的に絶縁された第２の内部導体４２，４２が配置されていることを除いては、第１の実施形態の積層セラミックコンデンサ１と同様に構成されている。第２の内部導体４２，４２は、第２の端面２ｂに引き出されている。もっとも、第２の内部導体４２は、必ずしも第２の端面２ｂに引き出されている必要はない。

また、第２の内部導体４２の前述した長さ方向寸法をＹ２としたときに、Ｙ１＞Ｙ２かつＹ２＜Ｘ２とされている。また、第１の実施形態と同様に、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）とされている。

Ｙ１＞Ｙ２とされているため、第１の内部導体１０の焼成に際しての収縮は、第２の内部導体４２の焼成に際しての収縮よりも強く生じ、従って、第２の内部導体４２が設けられているが、本実施形態においても、第１の実施形態の積層セラミックコンデンサ１の場合と同様に、第２の端面２ｂ側のセラミック素体部分における残留応力が第１の端面２ａ側のセラミック素体部分における残留応力よりも大きくなる。よって、本実施形態においても、クラックが生じる場合には、第２の端面２ｂ側に配置されている第２の外部端子電極６の第２の回り込み部６ｂの先端からセラミック素体２内に向かって延びることとなる。よって、本実施形態においても、第１の実施形態の場合と同様に、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）とされており、かつＹ２＜Ｘ２とされているので、クラックが生じる場合には、確実に第２の回り込み部６ｂ側においてクラックが生じ、第１の有効領域８において短絡不良が確実に防止される。

図７は、第２の実施形態の積層セラミックコンデンサの変形例に係る積層セラミックコンデンサを示す正面断面図である。本変形例の積層セラミックコンデンサ５１では、第１の内部導体１０及び第２の内部導体４２に加えて、第１の内部導体１０Ａ及び第２の内部導体４２Ａが設けられている。第１の内部導体１０Ａは有効領域８の上方に配置されており、第２の内部導体４２Ａは、セラミック素体２の有効領域９よりも上方であって、第２の端面２ｂ側に配置されている。このように、第１，第２の内部導体は、有効領域８，９の下方だけでなく、上方にも配置されていてもよい。そして、本変形例では、セラミック素体２の第１の主面２ｃ側と第２の主面２ｄ側とがセラミック素体の中心を通り、長さ方向に延びる中心線に対して対称に配置されているため、積層方向両側における方向性をなくすことが可能とされている。

加えて、第１，第２の内部電極３，４間の距離をＧ１、第１の内部導体１０，１０Ａと、第２の内部導体４２，４２Ａとの間の距離をＧ２、長さ方向に沿ったフロート型内部電極７の寸法をＸ３としたときに、Ｇ１＝Ｇ２＝（Ｌ−Ｘ３）とされている。従って、図８に模式的平面図で示すように、単一の導体パターン５２を有する複数枚のセラミックグリーンシート５３を用いて、積層セラミックコンデンサ５１のためのセラミック素体２を得ることができる。すなわち、複数の長方形の導体パターン５２が所定間隔で印刷された複数枚のセラミックグリーンシート５３を用意し、最終的に得られる積層セラミックコンデンサ５１における上記長さ方向に所定間隔ずらして積層し、マザーの積層体を得、該マザーの積層体を切断すればよい。それによって、積層セラミックコンデンサ５１のためのセラミック素体２を得るためのセラミック積層体を容易に得ることができる。

図９は、第２の実施形態の積層セラミックコンデンサの他の変形例を示す正面断面図である。本変形例では、図７に示した変形例と同様に、積層方向上方においても、複数の第１の内部導体１０Ａと、複数の第２の内部導体４２Ａが設けられており、さらにフロート型内部電極７が、有効領域８，９において積層方向両側最外側に設けられている。それによって、積層方向最外側のフロート型内部電極７，７と第１の内部導体１０，１０Ａ及び第２の内部導体４２，４２Ａとの間の静電容量が生じる。この静電容量を利用して設計段階において容量を調整することができる。

上述してきた第１，第２の実施形態及び各変形例の積層セラミックコンデンサでは、第１の端面側に位置している第１の外部端子電極の第１の回り込み部の先端におけるクラックを生じ難くし、第２の外部端子電極の第２の回り込み部の先端においてクラックを優先的に発生させ、それによって第１の有効領域に短絡不良を確実に防止することが可能とされている。このような構造は、積層セラミックコンデンサだけでなく、積層セラミックサーミスタなどの様々な内部電極を有する積層セラミック電子部品に適用することができる。

Claims (9)

1. 複数のセラミック層が積層されてなり、対向し合う第１，第２の主面と、対向し合う第１，第２の端面とを有し、第１，第２の主面を結ぶ方向が積層方向であるセラミック素体と、
   前記第１の端面上に形成された第１の端子電極本体部と、第１の端子電極本体部に連ねられており、かつ前記第１，第２の主面に回り込んでいる第１の回り込み部とを有する第１の外部端子電極と、
   前記第２の端面上に形成された第２の端子電極本体部と、第２の端子電極本体部に連ねられており、前記第１の主面及び前記第２の主面に回り込んでいる第２の回り込み部とを有する第２の外部端子電極と、
   前記セラミック素体内に設けられており、前記第１の外部端子電極と電気的に接続されるように前記第１の端面に引き出された第１の内部電極と、
   前記セラミック素体内に設けられており、前記第１の内部電極と同一平面上に形成されており、かつ前記第２の外部端子電極と電気的に接続されるように前記第２の端面に引き出された第２の内部電極と、
   前記セラミック素体内に設けられており、前記第１の端面及び前記第２の端面のいずれにも引き出されておらず、特定の前記セラミック層を介して前記第１の内部電極及び第２の内部電極とそれぞれ対向しているフロート型内部電極とを備え、
   前記第１の内部電極と前記フロート型内部電極とが対向されている部分により第１の有効領域が形成されており、前記第２の内部電極と前記フロート型内部電極とが対向されている部分において第２の有効領域が形成されている積層セラミック電子部品であって、
   前記セラミック素体内に設けられており、前記第１及び第２の主面の少なくとも一方と前記第１の有効領域との間において、少なくとも前記積層方向において前記第１の有効領域と重なるように、前記第１，第２の主面と平行に延ばされた第１の内部導体をさらに備え、
   前記セラミック素体の前記第１の端面と前記第２の端面とを結ぶ長さ方向寸法をＬ、前記長さ寸法Ｌに沿った長さ方向に沿う前記第１の内部電極の長さ寸法をＸ１、前記第１の端面と前記第１の内部導体における前記第２の端面側の端部との間の距離をＹ１、前記第２の端面から前記第２の回り込み部の端部までの距離をＥとしたときに、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）を満足し、かつ前記セラミック素体内において、前記第１の内部導体と同一平面上に他の内部導体が存在しないことを特徴とする、積層セラミック電子部品。
2. 複数のセラミック層が積層されてなり、対向し合う第１，第２の主面と、対向し合う第１，第２の端面とを有し、第１，第２の主面を結ぶ方向が積層方向とされているセラミック素体と、
   前記第１の端面上に形成された第１の端子電極本体部と、第１の端子電極本体部に連ねられており、かつ前記第１，第２の主面に回り込んでいる第１の回り込み部とを有する第１の外部端子電極と、
   前記第２の端面上に形成された第２の端子電極本体部と、第２の端子電極本体部に連ねられており、前記第１の主面及び前記第２の主面に回り込んでいる第２の回り込み部とを有する第２の外部端子電極と、
   前記セラミック素体内に設けられており、前記第１の外部端子電極と電気的に接続されるように前記第１の端面に引き出された第１の内部電極と、
   前記セラミック素体内に設けられており、前記第１の内部電極と同一平面上に形成されており、かつ前記第２の外部端子電極と電気的に接続されるように前記第２の端面に引き出された第２の内部電極と、
   前記セラミック素体内に設けられており、前記第１の端面及び前記第２の端面のいずれにも引き出されておらず、特定の前記セラミック層を介して前記第１の内部電極及び第２の内部電極とそれぞれ対向しているフロート型内部電極とを備え、
   前記第１の内部電極と前記フロート型内部電極とが対向されている部分により第１の有効領域が形成されており、前記第２の内部電極と前記フロート型内部電極とが対向されている部分において第２の有効領域が形成されている積層セラミック電子部品であって、
   前記セラミック素体内に設けられており、前記第１及び第２の主面の少なくとも一方と、前記第１の有効領域との間において、少なくとも前記積層方向において前記第１の有効領域と重なるように、前記第１，第２の主面と平行に延ばされた第１の内部導体と、
   前記セラミック素体内に設けられており、前記第１の内部導体とは電気的に絶縁されるように前記第１の内部導体と同一平面上に形成された第２の内部導体とをさらに備え、
   前記セラミック素体の前記第１の端面と第２の端面とを結ぶ長さ方向の寸法をＬ、前記長さ方向に沿った前記第１の内部電極の長さ寸法をＸ１、前記長さ方向に沿った前記第２の内部電極の長さ寸法をＸ２、前記第１の端面と、前記第１の内部導体における前記第２の端面側の端部との間の距離をＹ１、前記第２の端面と、前記第２の内部導体における前記第１の端面側の端部との間の距離をＹ２、前記第２の端面から前記第２の回り込み部の端部までの距離をＥとしたときに、Ｙ１＞Ｙ２、Ｘ１＜Ｙ１＜（Ｌ−Ｅ）、及びＹ２＜Ｘ２を満足することを特徴とする、積層セラミック電子部品。
3. 前記第１，第２の内部電極間の距離をＧ１、前記第１，第２の内部導体間の距離をＧ２とし、前記長さ方向に沿ったフロート型内部電極の長さ寸法をＸ３としたときに、Ｇ１＝Ｇ２＝（Ｌ−Ｘ３）とされている、請求項２に記載の積層セラミック電子部品。
4. Ｙ１≧Ｌ／２である、請求項１〜３のいずれか１項に記載の積層セラミック電子部品。
5. 前記長さ方向に沿った前記第２の内部電極の長さ寸法をＸ２としたときに、Ｙ１≦（Ｌ−Ｘ２）である、請求項１〜４のいずれか１項に記載の積層セラミック電子部品。
6. 前記第１の端面と前記第１の有効領域との間の距離をＦ１、前記第２の端面と前記第２の有効領域との間の距離をＦ２とし、前記第１の端面と前記第１の回り込み部の先端との間の距離をＥ０としたときにＦ１＜Ｅ０かつＦ２＜Ｅである、請求項１〜５のいずれか１項に記載の積層セラミック電子部品。
7. 前記第１，第２の有効領域において、前記フロート型内部電極が、前記積層方向最外側に位置されている、請求項１〜６のいずれか１項に記載の積層セラミック電子部品。
8. 前記セラミック素体内において、前記第１の有効領域の前記積層方向片側に前記第１の内部導体が配置されている、請求項１〜７のいずれか１項に記載の積層セラミック電子部品。
9. 前記第１の有効領域の前記積層方向両側に前記第１の内部導体がそれぞれ配置されている、請求項１〜７のいずれか１項に記載の積層セラミック電子部品。

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