JP4167231B2 - 積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法 - Google Patents

積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法 Download PDF

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Description

本発明は、積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法に関する。
この種の積層コンデンサとして、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極とを備えたものが知られている（例えば、特許文献１参照）。
デジタル電子機器に搭載されている中央処理装置（ＣＰＵ）に供給用の電源においては低電圧化が進む一方で負荷電流は増大している。従って、負荷電流の急激な変化に対して電源電圧の変動を許容値内に抑えることが非常に困難になったため、デカップリングコンデンサと呼ばれる積層コンデンサが電源に接続されるようになった。そして、負荷電流の過渡的な変動時にこの積層コンデンサからＣＰＵに電流を供給して、電源電圧の変動を抑えるようにしている。
近年、ＣＰＵの動作周波数の更なる高周波数化に伴って、負荷電流は高速でより大きなものとなっており、デカップリングコンデンサに用いられる積層コンデンサには、大容量化と共に等価直列抵抗（ＥＳＲ）を大きくしたいという要求がある。特許文献１に記載された積層コンデンサでは、端子電極を内部抵抗層を含む多層構造とすることにより、ＥＳＲを大きくしている。
特開２００４−４７９８３号公報
しかしながら、特許文献１に記載された積層コンデンサでは、等価直列抵抗を所望の値に制御するに際して、以下のような問題点が存在する。すなわち、特許文献１に記載された積層コンデンサでは、等価直列抵抗を所望の値に制御するためには、端子電極に含まれる内部抵抗層の厚みや当該内部抵抗層の材料組成を調整しなければならず、等価直列抵抗の制御が極めて困難となる。
本発明は、等価直列抵抗の制御を容易に且つ精度良く行うことが可能な積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法を提供することを課題とする。
ところで、一般的な積層コンデンサにあっては、すべての内部電極は引き出し導体を介して対応する端子電極に接続されている。このため、引き出し導体が内部電極の数だけ存在することとなり、等価直列抵抗が小さくなってしまう。積層コンデンサの大容量化を図るために誘電体層及び内部電極の積層数を多くすると、引き出し導体の数も多くなる。引き出し導体の抵抗成分は端子電極に対して並列接続されることとなるため、引き出し導体の数が多くなるに従い、積層コンデンサの等価直列抵抗がさらに小さくなってしまう。このように、積層コンデンサの大容量化と、等価直列抵抗を大きくするということとは、相反する要求である。
そこで、本発明者等は、大容量化と等価直列抵抗を大きくしたいとの要求を満たし得る積層コンデンサについて鋭意研究を行った。その結果、本発明者等は、誘電体層及び内部電極の積層数を同じとしても、内部電極をスルーホール導体で接続し且つ引き出し導体の数を変えることができれば、等価直列抵抗を所望の値に調節することが可能となるという新たな事実を見出すに至った。また、本発明者等は、内部電極をスルーホール導体で接続し且つ積層体の積層方向での引き出し導体の位置を変えることができれば、等価直列抵抗を所望の値に調節することが可能となるという新たな事実を見出すに至った。特に、引き出し導体の数を内部電極の数よりも少なくすれば、等価直列抵抗を大きくする方向での調整が可能となる。
かかる研究結果を踏まえ、本発明に係る積層コンデンサは、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、複数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、複数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して第１の端子電極に電気的に接続され、複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して第２の端子電極に電気的に接続され、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の数と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする。
一方、本発明に係る積層コンデンサの等価直列抵抗調整方法は、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、複数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、複数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して第１の端子電極に電気的に接続し、複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して第２の端子電極に電気的に接続し、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の数と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする。
これら、本発明に係る積層コンデンサ及び積層コンデンサの等価直列抵抗調整方法それぞれによれば、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の数と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
本発明に係る積層コンデンサは、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、複数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、複数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して第１の端子電極に電気的に接続され、複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して第２の端子電極に電気的に接続され、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の積層体の積層方向での位置と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする。
一方、本発明に係る積層コンデンサの等価直列抵抗調整方法は、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、複数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、複数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して第１の端子電極に電気的に接続し、複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して第２の端子電極に電気的に接続し、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の積層体の積層方向での位置と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする。
これら、本発明に係る積層コンデンサ及び積層コンデンサの等価直列抵抗調整方法それぞれによれば、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の積層体の積層方向での位置と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
また、複数の第１の内部電極同士を電気的に接続するスルーホール導体の数と複数の第２の内部電極同士を電気的に接続するスルーホール導体の数とをそれぞれ更に調整することにより、等価直列抵抗が所望の値に設定されていることが好ましい。この場合、等価直列抵抗の制御をより一層精度良く行うことができる。
また、複数の第１の内部電極同士は、並列接続されており、複数の第２の内部電極同士は、並列接続されていることが好ましい。この場合、各第１の内部電極や各第２の内部電極の抵抗値にバラツキが生じても、積層コンデンサ全体での等価直列抵抗への影響が少なく、等価直列抵抗の制御の精度低下を抑制することができる。
本発明に係る積層コンデンサは、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを複数の内部電極として含むコンデンサ部を有しており、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、第１の数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、第２の数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、第１の数の第１の内部電極のうち１つ以上第１の数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して第１の端子電極に電気的に接続され、第２の数の第２の内部電極のうち１つ以上第２の数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して第２の端子電極に電気的に接続され、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の数と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする。
一方、 本発明に係る積層コンデンサの等価直列抵抗調整方法は、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを複数の内部電極として含むコンデンサ部を有し、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、第１の数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、第２の数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、第１の数の第１の内部電極のうち１つ以上第１の数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して第１の端子電極に電気的に接続し、第２の数の第２の内部電極のうち１つ以上第２の数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して第２の端子電極に電気的に接続し、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の数と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする。
これら、本発明に係る積層コンデンサ及び積層コンデンサの等価直列抵抗調整方法それぞれによれば、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の数と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
本発明に係る積層コンデンサは、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを複数の内部電極として含むコンデンサ部を有しており、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、第１の数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、第２の数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、第１の数の第１の内部電極のうち１つ以上第１の数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して第１の端子電極に電気的に接続され、第２の数の第２の内部電極のうち１つ以上第２の数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して第２の端子電極に電気的に接続され、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の積層体の積層方向での位置と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする。
一方、本発明に係る積層コンデンサの等価直列抵抗調整方法は、複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを複数の内部電極として含むコンデンサ部を有し、複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、第１の数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、第２の数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、第１の数の第１の内部電極のうち１つ以上第１の数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して第１の端子電極に電気的に接続し、第２の数の第２の内部電極のうち１つ以上第２の数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して第２の端子電極に電気的に接続し、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の積層体の積層方向での位置と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする。
これら、本発明に係る積層コンデンサ及び積層コンデンサの等価直列抵抗調整方法それぞれによれば、引き出し導体を介して第１の端子電極に電気的に接続される第１の内部電極の積層体の積層方向での位置と引き出し導体を介して第２の端子電極に電気的に接続される第２の内部電極の積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
また、第１の数の第１の内部電極同士を電気的に接続するスルーホール導体の数と第２の数の第２の内部電極同士を電気的に接続するスルーホール導体の数とをそれぞれ更に調整することにより、等価直列抵抗が所望の値に設定されていることが好ましい。この場合、等価直列抵抗の制御をより一層精度良く行うことができる。
また、第１の数の第１の内部電極同士は、並列接続されており、第２の数の第２の内部電極同士は、並列接続されていることが好ましい。この場合、各第１の内部電極や各第２の内部電極の抵抗値にバラツキが生じても、積層コンデンサ全体での等価直列抵抗への影響が少なく、等価直列抵抗の制御の精度低下を抑制することができる。
本発明によれば、等価直列抵抗の制御を容易に且つ精度良く行うことが可能な積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法を提供することができる。
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。また、説明中、「上」及び「下」なる語を使用することがあるが、これは各図の上下方向に対応したものである。本実施形態に係る積層コンデンサは、本発明に係る積層コンデンサの等価直列抵抗調整方法を含んで記載されている。
（第１実施形態）
図１及び図２を参照して、第１実施形態に係る積層コンデンサＣ１の構成について説明する。図１は、第１実施形態に係る積層コンデンサの断面構成を説明するための図である。図２は、第１実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図１において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ１は、図１に示されるように、積層体１と、当該積層体１に形成された第１及び第２の端子電極３，５とを備える。
第１の端子電極３は、積層体１の側面１ａ側に位置している。第２の端子電極５は、積層体１の側面１ｂ側に位置している。第１の端子電極３と第２の端子電極５とは、互いに電気的に絶縁されている。
積層体１は、図２にも示されるように、複数（本実施形態では、９層）の誘電体層１１〜１９と、複数（本実施形態では、各４層）の第１及び第２の内部電極２１〜２４，３１〜３４とが交互に積層されることにより構成される。実際の積層コンデンサＣ１では、誘電体層１１〜１９の間の境界が視認できない程度に一体化されている。
各第１の内部電極２１〜２４は、矩形形状を呈している。第１の内部電極２１〜２４は、積層体１における誘電体層１１〜１９の積層方向（以下、単に「積層方向」と称する。）に平行な側面から所定の間隔を有した位置にそれぞれ形成されている。各第１の内部電極２１〜２４には、誘電体層１１，１３，１５，１７が露出するように、開口２１ａ〜２４ａが形成されている。各誘電体層１１，１３，１５，１７上には、第１の内部電極２１〜２４に形成された開口２１ａ〜２４ａに対応する領域に、ランド状の内部導体４１〜４４が位置している。
各第２の内部電極３１〜３４は、矩形形状を呈している。第２の内部電極３１〜３４は、積層体１における積層方向に平行な側面から所定の間隔を有した位置にそれぞれ形成されている。各第２の内部電極３１〜３４には、誘電体層１２，１４，１６，１８が露出するように、開口３１ａ〜３４ａが形成されている。各誘電体層１２，１４，１６，１８上には、第２の内部電極３１〜３４に形成された開口３１ａ〜３４ａに対応する領域に、ランド状の内部導体４５〜４８が位置している。
誘電体層１１における内部導体４５と内部導体４１とに対応する位置には、誘電体層１１を厚み方向に貫通するスルーホール導体５１ａ，５１ｂがそれぞれ形成されている。スルーホール導体５１ａは、第１の内部電極２１に電気的に接続されている。スルーホール導体５１ｂは、内部導体４１に電気的に接続されている。スルーホール導体５１ａは、誘電体層１１，１２が積層された状態で、内部導体４５と電気的に接続される。スルーホール導体５１ｂは、誘電体層１１，１２が積層された状態で、第２の内部電極３１と電気的に接続される。
誘電体層１２における内部導体４５と内部導体４２とに対応する位置には、誘電体層１２を厚み方向に貫通するスルーホール導体５２ａ，５２ｂがそれぞれ形成されている。スルーホール導体５２ａは、内部導体４５に電気的に接続されている。スルーホール導体５２ｂは、第２の内部電極３１に電気的に接続されている。スルーホール導体５２ａは、誘電体層１２，１３が積層された状態で、第１の内部電極２２と電気的に接続される。スルーホール導体５２ｂは、誘電体層１２，１３が積層された状態で、内部導体４２と電気的に接続される。
誘電体層１３における内部導体４６と内部導体４２とに対応する位置には、誘電体層１３を厚み方向に貫通するスルーホール導体５３ａ，５３ｂがそれぞれ形成されている。スルーホール導体５３ａは、第１の内部電極２２に電気的に接続されている。スルーホール導体５３ｂは、内部導体４２に電気的に接続されている。スルーホール導体５３ａは、誘電体層１３，１４が積層された状態で、内部導体４６と電気的に接続される。スルーホール導体５３ｂは、誘電体層１３，１４が積層された状態で、第２の内部電極３２と電気的に接続される。
誘電体層１４における内部導体４６と内部導体４３とに対応する位置には、誘電体層１４を厚み方向に貫通するスルーホール導体５４ａ，５４ｂがそれぞれ形成されている。スルーホール導体５４ａは、内部導体４６に電気的に接続されている。スルーホール導体５４ｂは、第２の内部電極３２に電気的に接続されている。スルーホール導体５４ａは、誘電体層１４，１５が積層された状態で、第１の内部電極２３と電気的に接続される。スルーホール導体５４ｂは、誘電体層１４，１５が積層された状態で、内部導体４３と電気的に接続される。
誘電体層１５における内部導体４７と内部導体４３とに対応する位置には、誘電体層１５を厚み方向に貫通するスルーホール導体５５ａ，５５ｂがそれぞれ形成されている。スルーホール導体５５ａは、第１の内部電極２３に電気的に接続されている。スルーホール導体５５ｂは、内部導体４３に電気的に接続されている。スルーホール導体５５ａは、誘電体層１５，１６が積層された状態で、内部導体４７と電気的に接続される。スルーホール導体５５ｂは、誘電体層１５，１６が積層された状態で、第２の内部電極３３と電気的に接続される。
誘電体層１６における内部導体４７と内部導体４４とに対応する位置には、誘電体層１６を厚み方向に貫通するスルーホール導体５６ａ，５６ｂがそれぞれ形成されている。スルーホール導体５６ａは、内部導体４７に電気的に接続されている。スルーホール導体５６ｂは、第２の内部電極３３に電気的に接続されている。スルーホール導体５６ａは、誘電体層１６，１７が積層された状態で、第１の内部電極２４と電気的に接続される。スルーホール導体５６ｂは、誘電体層１６，１７が積層された状態で、内部導体４４と電気的に接続される。
誘電体層１７における内部導体４８と内部導体４４とに対応する位置には、誘電体層１７を厚み方向に貫通するスルーホール導体５７ａ，５７ｂがそれぞれ形成されている。スルーホール導体５７ａは、第１の内部電極２４に電気的に接続されている。スルーホール導体５７ｂは、内部導体４４に電気的に接続されている。スルーホール導体５７ａは、誘電体層１７，１８が積層された状態で、内部導体４８と電気的に接続される。スルーホール導体５７ｂは、誘電体層１７，１８が積層された状態で、第２の内部電極３４と電気的に接続される。
スルーホール導体５１ａ〜５７ａは、誘電体層１１〜１７が積層されることにより、積層方向に略直線状に併設され、相互に電気的に接続されることにより通電経路を構成する。第１の内部電極２１〜２４は、スルーホール導体５１ａ〜５７ａ及び内部導体４５〜４８を介して互いに電気的に接続されている。
第１の内部電極２１は、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２２〜２４も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、第１の内部電極２１と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２１から伸びている。
スルーホール導体５１ｂ〜５７ｂも、スルーホール導体５１ａ〜５７ａと同様に、誘電体層１１〜１７が積層されることにより、積層方向に略直線状に併設され、相互に電気的に接続されることにより通電経路を構成する。第２の内部電極３１〜３４は、スルーホール導体５１ｂ〜５７ｂ及び内部導体４１〜４４を介して互いに電気的に接続されている。
第２の内部電極３４は、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３１〜３３も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、第２の内部電極３４と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３４から伸びている。
積層コンデンサＣ１では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１の数を１つとし、第１の内部電極２１〜２４の総数（本実施形態では、４つ）よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３４の数を１つとし、第２の内部電極３１〜３４の総数（本実施形態では、４つ）よりも少なくされている。また、スルーホール導体５１ａ〜５７ａは第１の端子電極３に直列接続されることとなり、スルーホール導体５１ａ〜５７ａの合成抵抗成分は比較的大きくなる。また、スルーホール導体５１ｂ〜５７ｂも第２の端子電極５に直列接続されることとなり、スルーホール導体５１ｂ〜５７ｂの合成抵抗成分は比較的大きくなる。これらにより、積層コンデンサＣ１は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２１の数と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３４の数とをそれぞれ調整することにより、積層コンデンサＣ１の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
また、本実施形態において、第１の内部電極２１〜２４同士は、並列接続されており、第２の内部電極３１〜３４同士は、並列接続されている。これにより、各第１の内部電極２１〜２４や各第２の内部電極３１〜３４の抵抗値にバラツキが生じても、積層コンデンサＣ１全体での等価直列抵抗への影響が少なく、等価直列抵抗の制御の精度低下を抑制することができる。
（第２実施形態）
図３及び図４を参照して、第２実施形態に係る積層コンデンサＣ２の構成について説明する。第２実施形態に係る積層コンデンサＣ２は、引き出し導体３５を介して第２の端子電極５に接続される第２の内部電極３１の積層方向で位置の点で第１実施形態に係る積層コンデンサＣ１と相違する。図３は、第２実施形態に係る積層コンデンサの断面構成を説明するための図である。図４は、第２実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図３において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ２では、図３及び図４に示されるように、４つの第２の内部電極３１〜３４のうち上から１つ目となる第２の内部電極３１が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３２〜３４も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、第２の内部電極３１と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３１から伸びている。
積層コンデンサＣ２では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１の数を１つとし、第１の内部電極２１〜２４の総数（本実施形態では、４つ）よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１の数を１つとし、第２の内部電極３１〜３４の総数（本実施形態では、４つ）よりも少なくされている。これらにより、積層コンデンサＣ２は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
ところで、スルーホール導体５１ｂ〜５７ｂの抵抗成分は、第２の内部電極３１を境にして、当該第２の内部電極３１よりも積層方向の一方側に位置するスルーホール導体５１ｂの抵抗成分と、第２の内部電極３１よりも積層方向の他方側に位置するスルーホール導体５２ｂ〜５７ｂの合成抵抗成分とに分けられる。スルーホール導体５１ｂの抵抗成分と、スルーホール導体５２ｂ〜５７ｂの合成抵抗成分とは、第２の端子電極５に対して並列接続されることとなる。したがって、第２実施形態に係る積層コンデンサＣ２は、スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂがそれぞれ直列接続されている第１実施形態に係る積層コンデンサＣ１に比して、等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２３の積層方向での位置と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３１の積層方向での位置とをそれぞれ調整することにより、積層コンデンサＣ２の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第３実施形態）
図５及び図６を参照して、第３実施形態に係る積層コンデンサＣ３の構成について説明する。第３実施形態に係る積層コンデンサＣ３は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２３，３２の積層方向で位置の点で第１実施形態に係る積層コンデンサＣ１と相違する。図５は、第３実施形態に係る積層コンデンサの断面構成を説明するための図である。図６は、第３実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図５において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ３では、図５及び図６に示されるように、４つの第１の内部電極２１〜２４のうち第１の内部電極２１から下に数えて３つ目となる第１の内部電極２３が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２１，２２，２４も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、第１の内部電極２３と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２３から伸びている。
４つの第２の内部電極３１〜３４のうち第２の内部電極３１から下に数えて２つ目となる第２の内部電極３２が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３１，３３，３４も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、第２の内部電極３２と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３２から伸びている。
積層コンデンサＣ３では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２３の数を１つとし、第１の内部電極２１〜２４の総数（本実施形態では、４つ）よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３２の数を１つとし、第２の内部電極３１〜３４の総数（本実施形態では、４つ）よりも少なくされている。これらにより、積層コンデンサＣ３は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
ところで、スルーホール導体５１ａ〜５７ａの抵抗成分は、第１の内部電極２３を境にして、当該第１の内部電極２３よりも積層方向の一方側に位置するスルーホール導体５１ａ〜５４ａの合成抵抗成分と、第１の内部電極２３よりも積層方向の他方側に位置するスルーホール導体５５ａ〜５７ａの合成抵抗成分とに分けられる。スルーホール導体５１ａ〜５４ａの合成抵抗成分と、スルーホール導体５５ａ〜５７ａの合成抵抗成分とは、第１の端子電極３に対して並列接続されることとなる。また、スルーホール導体５１ｂ〜５７ｂの抵抗成分は、第２の内部電極３２を境にして、当該第２の内部電極３２よりも積層方向の一方側に位置するスルーホール導体５１ｂ〜５３ｂの合成抵抗成分と、第２の内部電極３２よりも積層方向の他方側に位置するスルーホール導体５４ｂ〜５７ｂの合成抵抗成分とに分けられる。スルーホール導体５１ｂ〜５３ｂの合成抵抗成分と、スルーホール導体５４ｂ〜５７ｂの合成抵抗成分とは、第２の端子電極５に対して並列接続されることとなる。したがって、第３実施形態に係る積層コンデンサＣ３は、スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂがそれぞれ直列接続されている第１実施形態に係る積層コンデンサＣ１に比して、等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２３の積層方向での位置と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３２の積層方向での位置とをそれぞれ調整することにより、積層コンデンサＣ３の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第４実施形態）
図７及び図８を参照して、第４実施形態に係る積層コンデンサＣ４の構成について説明する。第４実施形態に係る積層コンデンサＣ４は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２４，３２の積層方向で位置の点で第１実施形態に係る積層コンデンサＣ１と相違する。図７は、第４実施形態に係る積層コンデンサの断面構成を説明するための図である。図８は、第４実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図７において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ４では、図７及び図８に示されるように、４つの第１の内部電極２１〜２４のうち第１の内部電極２１から下に数えて４つ目となる第１の内部電極２４が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２１〜２３も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、第１の内部電極２４と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２４から伸びている。
４つの第２の内部電極３１〜３４のうち第２の内部電極３１から下に数えて２つ目となる第２の内部電極３２が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３１，３３，３４も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、第２の内部電極３２と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３２から伸びている。
積層コンデンサＣ４では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２４の数を１つとし、第１の内部電極２１〜２４の総数（本実施形態では、４つ）よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３２の数を１つとし、第２の内部電極３１〜３４の総数（本実施形態では、４つ）よりも少なくされている。これらにより、積層コンデンサＣ３は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
ところで、スルーホール導体５１ａ〜５７ａの抵抗成分は、第１の内部電極２４を境にして、当該第１の内部電極２４よりも積層方向の一方側に位置するスルーホール導体５１ａ〜５６ａの合成抵抗成分と、第１の内部電極２３よりも積層方向の他方側に位置するスルーホール導体５７ａの抵抗成分とに分けられる。スルーホール導体５１ａ〜５６ａの合成抵抗成分と、スルーホール導体５７ａの抵抗成分とは、第１の端子電極３に対して並列接続されることとなる。また、スルーホール導体５１ｂ〜５７ｂの抵抗成分は、第２の内部電極３２を境にして、当該第２の内部電極３２よりも積層方向の一方側に位置するスルーホール導体５１ｂ〜５３ｂの合成抵抗成分と、第２の内部電極３２よりも積層方向の他方側に位置するスルーホール導体５４ｂ〜５７ｂの合成抵抗成分とに分けられる。スルーホール導体５１ｂ〜５３ｂの合成抵抗成分と、スルーホール導体５４ｂ〜５７ｂの合成抵抗成分とは、第２の端子電極５に対して並列接続されることとなる。したがって、第３実施形態に係る積層コンデンサＣ３は、スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂがそれぞれ直列接続されている第１実施形態に係る積層コンデンサＣ１に比して、等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２３の積層方向での位置と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３２の積層方向での位置とをそれぞれ調整することにより、積層コンデンサＣ４の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第５実施形態）
図９及び図１０を参照して、第５実施形態に係る積層コンデンサＣ５の構成について説明する。第５実施形態に係る積層コンデンサＣ５は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２１，２４，３１，３４の数の点で第１実施形態に係る積層コンデンサＣ１と相違する。図９は、第５実施形態に係る積層コンデンサの断面構成を説明するための図である。図１０は、第５実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図９において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ５では、図９及び図１０に示されるように、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２１，２４が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２２，２３も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、各第１の内部電極２１，２４と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２１，２４からそれぞれ伸びている。
４つの第２の内部電極３１〜３４のうち２つの第２の内部電極３１，３４が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３２，３３も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、各第２の内部電極３１，３４と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３１，３４からそれぞれ伸びている。
積層コンデンサＣ５では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１，２４の数を２つとし、第１の内部電極２１〜２４の総数よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３４の数を２つとし、第２の内部電極３１〜３４の総数よりも少なくされている。したがって、積層コンデンサＣ５は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
積層コンデンサＣ５は、積層コンデンサＣ１に比して、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１，２４の数が多く、これらの引き出し導体２５は第１の端子電極３に対して並列接続される。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３４が多く、これらの引き出し導体３５は第２の端子電極５に対して並列接続される。したがって、積層コンデンサＣ５の等価直列抵抗は、積層コンデンサＣ１に比して等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２１，２４の数と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３１，３４の数とをそれぞれ調整することにより、積層コンデンサＣ５の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第６実施形態）
図１１及び図１２を参照して、第６実施形態に係る積層コンデンサＣ６の構成について説明する。第６実施形態に係る積層コンデンサＣ６は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２１，２３，３１，３３の数の点で第２実施形態に係る積層コンデンサＣ２と相違する。図１１は、第６実施形態に係る積層コンデンサの断面構成を説明するための図である。図１２は、第６実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図１１において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ６では、図１１及び図１２に示されるように、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２１，２３が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２２，２４も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、各第１の内部電極２１，２３と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２１，２３からそれぞれ伸びている。
４つの第２の内部電極３１〜３４のうち２つの第２の内部電極３１，３３が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３２，３４も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、各第２の内部電極３１，３３と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３１，３３からそれぞれ伸びている。
積層コンデンサＣ６では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１，２３の数を２つとし、第１の内部電極２１〜２４の総数よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３３の数を２つとし、第２の内部電極３１〜３４の総数よりも少なくされている。したがって、積層コンデンサＣ６は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
積層コンデンサＣ６は、積層コンデンサＣ２に比して、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１，２３の数が多く、これらの引き出し導体２５は第１の端子電極３に対して並列接続される。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３３の数が多く、これらの引き出し導体３５は第２の端子電極５に対して並列接続される。したがって、積層コンデンサＣ６の等価直列抵抗は、積層コンデンサＣ２に比して等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２１，２３の数と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３１，３３の数とをそれぞれ調整することにより、積層コンデンサＣ６の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第７実施形態）
図１３及び図１４を参照して、第７実施形態に係る積層コンデンサＣ７の構成について説明する。第７実施形態に係る積層コンデンサＣ７は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２２，２３，３１，３２の数の点で第３実施形態に係る積層コンデンサＣ３と相違する。図１３は、第７実施形態に係る積層コンデンサの断面構成を説明するための図である。図１４は、第７実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図１３において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ７では、図１３及び図１４に示されるように、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２２，２３が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２１，２４も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、各第１の内部電極２２，２３と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２２，２３からそれぞれ伸びている。
４つの第２の内部電極３１〜３４のうち２つの第２の内部電極３１，３２が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３３，３４も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、各第２の内部電極３１，３２と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３１，３２からそれぞれ伸びている。
積層コンデンサＣ７では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２２，２３の数を２つとし、第１の内部電極２１〜２４の総数よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３２の数を２つとし、第２の内部電極３１〜３４の総数よりも少なくされている。したがって、積層コンデンサＣ７は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
積層コンデンサＣ７は、積層コンデンサＣ３に比して、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２２，２３の数が多く、これらの引き出し導体２５は第１の端子電極３に対して並列接続される。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３２の数が多く、これらの引き出し導体３５は第２の端子電極５に対して並列接続される。したがって、積層コンデンサＣ７の等価直列抵抗は、積層コンデンサＣ３に比して等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２２，２３の数と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３１，３２の数とをそれぞれ調整することにより、積層コンデンサＣ７の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第８実施形態）
図１５及び図１６を参照して、第８実施形態に係る積層コンデンサＣ８の構成について説明する。第８実施形態に係る積層コンデンサＣ８は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２１，２４，３２，３４の数の点で第４実施形態に係る積層コンデンサＣ４と相違する。図１５は、第８実施形態に係る積層コンデンサの断面構成を説明するための図である。図１６は、第８実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図１５において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ８では、図１５及び図１６に示されるように、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２１，２４が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２２，２３も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、各第１の内部電極２１，２４と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２１，２４からそれぞれ伸びている。
４つの第２の内部電極３１〜３４のうち２つの第２の内部電極３２，３４が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３１，３３も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、各第２の内部電極３２，３４と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３２，３４からそれぞれ伸びている。
積層コンデンサＣ８では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１，２４の数を２つとし、第１の内部電極２１〜２４の総数よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３２，３４の数を２つとし、第２の内部電極３１〜３４の総数よりも少なくされている。したがって、積層コンデンサＣ８は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
積層コンデンサＣ８は、積層コンデンサＣ４に比して、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２１，２４の数が多く、これらの引き出し導体２５は第１の端子電極３に対して並列接続される。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３２，３４が多く、これらの引き出し導体３５は第２の端子電極５に対して並列接続される。したがって、積層コンデンサＣ８の等価直列抵抗は、積層コンデンサＣ４に比して等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２１，２４の数と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３２，３４の数とをそれぞれ調整することにより、積層コンデンサＣ８の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第９実施形態）
図１７及び図１８を参照して、第９実施形態に係る積層コンデンサＣ９の構成について説明する。第９実施形態に係る積層コンデンサＣ９は、引き出し導体２５，３５を介して端子電極３，５に接続される第１及び第２の内部電極２２，２４，３１，３２，３４の数の点で第４実施形態に係る積層コンデンサＣ４と相違する。図１７は、第９実施形態に係る積層コンデンサの断面構成を説明するための図である。図１６は、第９実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図１７において、誘電体層１１〜１９に相当する領域のハッチングは省略している。
積層コンデンサＣ９では、図１７及び図１８に示されるように、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２２，２４が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。これにより、第１の内部電極２１，２３も第１の端子電極３に電気的に接続されることとなり、第１の内部電極２１〜２４は並列接続されることとなる。引き出し導体２５は、各第１の内部電極２２，２４と一体に形成されており、積層体１の側面１ａに臨むように、第１の内部電極２２，２４からそれぞれ伸びている。
４つの第２の内部電極３１〜３４のうち３つの第２の内部電極３１，３２，３４が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。これにより、第２の内部電極３３も、第２の端子電極５に電気的に接続されることとなり、第２の内部電極３１〜３４は並列接続されることとなる。引き出し導体３５は、各第２の内部電極３１，３２，３４と一体に形成されており、積層体１の側面１ｂに臨むように、第２の内部電極３１，３２，３４からそれぞれ伸びている。
積層コンデンサＣ９では、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２２，２４の数を２つとし、第１の内部電極２１〜２４の総数よりも少なくされている。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３２，３４の数を３つとし、第２の内部電極３１〜３４の総数よりも少なくされている。したがって、積層コンデンサＣ９は、すべての内部電極が対応する端子電極に引き出し導体を介して接続されている従来の積層コンデンサに比して、等価直列抵抗が大きくなる。
積層コンデンサＣ９は、積層コンデンサＣ４に比して、引き出し導体２５を介して第１の端子電極３に直接接続される第１の内部電極２２，２４の数が多く、これらの引き出し導体２５は第１の端子電極３に対して並列接続される。また、引き出し導体３５を介して第２の端子電極５に直接接続される第２の内部電極３１，３２，３４が多く、これらの引き出し導体３５は第２の端子電極５に対して並列接続される。したがって、積層コンデンサＣ９の等価直列抵抗は、積層コンデンサＣ４に比して等価直列抵抗が小さくなる。
以上のように、本実施形態によれば、引き出し導体２５を介して第１の端子電極３に電気的に接続される第１の内部電極２２，２４の数と引き出し導体３５を介して第２の端子電極５に電気的に接続される第２の内部電極３１，３２，３４の数とをそれぞれ調整することにより、積層コンデンサＣ９の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第１０実施形態）
図１９及び図２０を参照して、第１０実施形態に係る積層コンデンサＣ１０の構成について説明する。図１９は、第１０実施形態に係る積層コンデンサの断面構成を説明するための図である。図２０は、第１０実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図１９において、誘電体層１１〜１９，７３，８３に相当する領域のハッチングは省略している。
積層コンデンサＣ１０は、図１９に示されるように、積層体６０と、当該積層体６０に形成された第１及び第２の端子電極３，５とを備える。積層体６０は、図２にも示されるように、第１〜第３のコンデンサ部６１，７１，８１を含んでいる。第１のコンデンサ部６１は、第２のコンデンサ部７１と第３のコンデンサ部８１との間に位置している。第１の端子電極３は、積層体６０の側面６０ａ側に位置している。第２の端子電極５は、積層体６０の側面６０ｂ側に位置している。
まず、第１のコンデンサ部６１の構成について説明する。第１のコンデンサ部６１は、第５実施形態に係る積層コンデンサＣ５における積層体１と、誘電体層１９の点を除いて同じ構成を有している。すなわち、第１のコンデンサ部６１は、複数（本実施形態では、８層）の誘電体層１１〜１８と、複数（本実施形態では、各４層）の第１及び第２の内部電極２１〜２４，３１〜３４とが交互に積層されることにより構成される。第１のコンデンサ部６１では、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２１，２４が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。また、４つの第２の内部電極３１〜３４のうち２つの第２の内部電極３１，３４が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。
次に、第２のコンデンサ部７１の構成について説明する。第２のコンデンサ部７１は、複数（本実施形態では、５層）の誘電体層７３と、複数（本実施形態では、各２層）の第１及び第２の内部電極７５，７７とが交互に積層されることにより構成される。各第１の内部電極７５は、引き出し導体７６を介して第１の端子電極３に電気的に接続されている。引き出し導体７６は、各第１の内部電極７５と一体に形成されており、積層体６０の側面６０ａに臨むように、第１の内部電極７５からそれぞれ伸びている。各第２の内部電極７７は、引き出し導体７８を介して第２の端子電極５に電気的に接続されている。引き出し導体７８は、各第２の内部電極７７と一体に形成されており、積層体６０の側面６０ｂに臨むように、第２の内部電極７７からそれぞれ伸びている。
次に、第３のコンデンサ部８１の構成について説明する。第３のコンデンサ部８１は、複数（本実施形態では、４層）の誘電体層８３と、複数（本実施形態では、各２層）の第１及び第２の内部電極８５，８７とが交互に積層されることにより構成される。各第１の内部電極８５は、引き出し導体８６を介して第１の端子電極３に電気的に接続されている。引き出し導体８６は、各第１の内部電極８５と一体に形成されており、積層体６０の側面６０ａに臨むように、第１の内部電極８５からそれぞれ伸びている。各第２の内部電極８７は、引き出し導体８８を介して第２の端子電極５に電気的に接続されている。引き出し導体８８は、各第２の内部電極８７と一体に形成されており、積層体６０の側面６０ｂに臨むように、第２の内部電極８７からそれぞれ伸びている。
実際の積層コンデンサＣ１０では、誘電体層１１〜１８，７３，８３の間の境界が視認できない程度に一体化されている。第１のコンデンサ部６１の内部電極２１〜２４は、端子電極３を通して第２及び第３のコンデンサ部７１，８１の内部電極７５，８５と電気的に接続される。第１のコンデンサ部６１の内部電極３１〜３４は、端子電極５を通して第２及び第３のコンデンサ部７１，８１の内部電極７７，８７と電気的に接続される。
以上のように、本実施形態では、第１のコンデンサ部６１を有することにより、第５実施形態において記載したように、積層コンデンサＣ１０の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第１１実施形態）
図２１及び図２２を参照して、第１１実施形態に係る積層コンデンサＣ１１の構成について説明する。第１１実施形態に係る積層コンデンサＣ１１は、第１のコンデンサ部６１の構成の点で第１０実施形態に係る積層コンデンサＣ１０と相違する。図２１は、第１１実施形態に係る積層コンデンサの断面構成を説明するための図である。図２２は、第１１実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図２１において、誘電体層１１〜１９，７３，８３に相当する領域のハッチングは省略している。
第１のコンデンサ部６１は、第７実施形態に係る積層コンデンサＣ７における積層体１と、誘電体層１９の点を除いて同じ構成を有している。すなわち、第１のコンデンサ部６１は、複数（本実施形態では、８層）の誘電体層１１〜１８と、複数（本実施形態では、各４層）の第１及び第２の内部電極２１〜２４，３１〜３４とが交互に積層されることにより構成される。第１のコンデンサ部６１では、４つの第１の内部電極２１〜２４のうち２つの第１の内部電極２２，２３が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。また、４つの第２の内部電極３１〜３４のうち２つの第２の内部電極３１，３２が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。
以上のように、本実施形態では、第１のコンデンサ部６１を有することにより、第７実施形態において記載したように、積層コンデンサＣ１１の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
（第１２実施形態）
図２３及び図２４を参照して、第１２実施形態に係る積層コンデンサＣ１２の構成について説明する。第１２実施形態に係る積層コンデンサＣ１２は、第１のコンデンサ部６１の構成の点で第１０実施形態に係る積層コンデンサＣ１０と相違する。図２３は、第１２実施形態に係る積層コンデンサの断面構成を説明するための図である。図２４は、第１２実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。図２３において、誘電体層１１〜１９，７３，８３に相当する領域のハッチングは省略している。
第１のコンデンサ部６１は、第４実施形態に係る積層コンデンサＣ４における積層体１と、誘電体層１９の点を除いて同じ構成を有している。すなわち、第１のコンデンサ部６１は、複数（本実施形態では、８層）の誘電体層１１〜１８と、複数（本実施形態では、各４層）の第１及び第２の内部電極２１〜２４，３１〜３４とが交互に積層されることにより構成される。第１のコンデンサ部６１では、４つの第１の内部電極２１〜２４のうち１つの第１の内部電極２４が、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。また、４つの第２の内部電極３１〜３４のうち１つの第２の内部電極３２が、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。
以上のように、本実施形態では、第１のコンデンサ部６１を有することにより、第４実施形態において記載したように、積層コンデンサＣ１２の等価直列抵抗が所望の値に設定されるので、等価直列抵抗の制御を容易に且つ精度良く行うことができる。
第１のコンデンサ部６１の構成として、第１〜第３、第６、第８及び第９実施形態に係る積層コンデンサＣ１〜Ｃ３，Ｃ６，Ｃ８，Ｃ９の積層体１と同じ構成（但し、誘電体層１９を除く）を採用してもよい。
第１〜第１２実施形態においては、引き出し導体２５，３５を介して端子電極３，５に直接接続される内部電極の数及び積層方向での位置の少なくともいずれか一方を調整することにより、各積層コンデンサＣ１〜Ｃ１２の等価直列抵抗が所望の値に設定している。この結果、各積層コンデンサＣ１〜Ｃ１２の等価直列抵抗の制御を容易に且つ精度良く行うことができる。
上述した第１の内部電極２１〜２４の数の調整は、１つ以上第１の内部電極２１〜２４の総数より１つ少ない数以下の範囲で行うことができる。上述した第２の内部電極３１〜３４の数の調整は、１つ以上第２の内部電極３１〜３４の総数より１つ少ない数以下の範囲で行うことができる。引き出し導体２５を介して端子電極３に直接接続される第１の内部電極の数と、引き出し導体３５を介して端子電極５に直接接続される第２の内部電極の数とは、異なってもよい。
更に、スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂの数を調整して、各積層コンデンサＣ１〜Ｃ１２の等価直列抵抗が所望の値に設定するようにしてもよい。この場合、各積層コンデンサＣ１〜Ｃ１２の等価直列抵抗の制御をより一層精度良く行うことができる。
スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂの数を調整する一例を、図２５に示す。図２５に示された積層コンデンサの積層体９０では、第１実施形態に係る積層コンデンサＣ１におけるスルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂの数をそれぞれ３つに設定することで、等価直列抵抗を所望の値に設定している。したがって、第１の内部電極２１〜２４同士は３つの通電経路を通して電気的に接続されることとなり、第２の内部電極３１〜３４同士も３つの通電経路を通して電気的に接続されることとなる。
また、各スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂを形成する位置は、図２６に示されるように、各スルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂが形成された夫々の誘電体層１１〜１８上に位置する内部電極の２１〜２４，３１〜３４の外輪郭の外側としてもよい。図２６に示された積層コンデンサの積層体９２では、第１実施形態に係る積層コンデンサＣ１におけるスルーホール導体５１ａ〜５７ａ，５１ｂ〜５７ｂの数をそれぞれ２つに設定することで、等価直列抵抗を所望の値に設定している。したがって、第１の内部電極２１〜２４同士は２つの通電経路を通して電気的に接続されることとなり、第２の内部電極３１〜３４同士も２つの通電経路を通して電気的に接続されることとなる。
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態及び変形例に限定されるものではない。例えば、誘電体層１１〜１９，７３，８３の積層数及び第１及び第２の内部電極２１〜２４，７５，７７，３１〜３４，８５，８７の積層数は、上述した実施形態に記載された数に限られない。また、引き出し導体２５，３５を介して端子電極３，５に直接接続される内部電極の数及び積層方向での位置は、上述した実施形態に記載された数及び位置に限られない。また、第１のコンデンサ部６１の数及び積層方向での位置も、上述した実施形態に記載された数及び位置に限られない。
また、本発明を、図２７に示されるように、アレイ状の積層コンデンサに適用してもよい。アレイ状の積層コンデンサは、積層体９４を備えており、当該積層体９４には４つのコンデンサ部が並列配置されている。
第１実施形態に係る積層コンデンサの断面構成を説明するための図である。 第１実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第２実施形態に係る積層コンデンサの断面構成を説明するための図である。 第２実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第３実施形態に係る積層コンデンサの断面構成を説明するための図である。 第３実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第４実施形態に係る積層コンデンサの断面構成を説明するための図である。 第４実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第５実施形態に係る積層コンデンサの断面構成を説明するための図である。 第５実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第６実施形態に係る積層コンデンサの断面構成を説明するための図である。 第６実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第７実施形態に係る積層コンデンサの断面構成を説明するための図である。 第７実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第８実施形態に係る積層コンデンサの断面構成を説明するための図である。 第８実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第９実施形態に係る積層コンデンサの断面構成を説明するための図である。 第９実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第１０実施形態に係る積層コンデンサの断面構成を説明するための図である。 第１０実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第１１実施形態に係る積層コンデンサの断面構成を説明するための図である。 第１１実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第１２実施形態に係る積層コンデンサの断面構成を説明するための図である。 第１２実施形態に係る積層コンデンサに含まれる積層体の分解斜視図である。 第１実施形態に係る積層コンデンサに含まれる積層体の変形例の分解斜視図である。 第１実施形態に係る積層コンデンサに含まれる積層体の変形例の分解斜視図である。 第１実施形態に係る積層コンデンサに含まれる積層体の変形例の分解斜視図である。
符号の説明
１…積層体、３…第１の端子電極、５…第２の端子電極、１１〜１９…誘電体層、２１〜２４…第１の内部電極、２５…引き出し導体、３１〜３４…第２の内部電極、３５…引き出し導体、４１〜４８…内部導体、５１ａ〜５７ａ，５１ｂ〜５７ｂ…スルーホール導体、６０…積層体、６１…第１のコンデンサ部、７１…第２のコンデンサ部、７３…誘電体層、７５…第１の内部電極、７６，７８…引き出し導体、７７…第２の内部電極、８１…第３のコンデンサ部、８３…誘電体層、８５…第１の内部電極、８６，８８…引き出し導体、８７…第２の内部電極、９０，９２，９４…積層体、Ｃ１〜Ｃ１２…積層コンデンサ。

Claims (12)

  1. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、
    前記複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、
    前記複数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記複数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して前記第１の端子電極に電気的に接続され、
    前記複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して前記第２の端子電極に電気的に接続され、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の数と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする積層コンデンサ。
  2. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、
    前記複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、
    前記複数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記複数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して前記第１の端子電極に電気的に接続され、
    前記複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して前記第２の端子電極に電気的に接続され、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の前記積層体の積層方向での位置と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の前記積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする積層コンデンサ。
  3. 前記複数の第１の内部電極同士を電気的に接続する前記スルーホール導体の数と前記複数の第２の内部電極同士を電気的に接続する前記スルーホール導体の数とをそれぞれ更に調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする請求項１又は請求項２に記載の積層コンデンサ。
  4. 前記複数の第１の内部電極同士は、並列接続されており、
    前記複数の第２の内部電極同士は、並列接続されていることを特徴とする請求項１〜３のいずれか一項に記載の積層コンデンサ。
  5. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、
    交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを前記複数の内部電極として含むコンデンサ部を有しており、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、
    前記第１の数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記第２の数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記第１の数の第１の内部電極のうち１つ以上前記第１の数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して前記第１の端子電極に電気的に接続され、
    前記第２の数の第２の内部電極のうち１つ以上前記第２の数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して前記第２の端子電極に電気的に接続され、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の数と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする積層コンデンサ。
  6. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサであって、
    交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを前記複数の内部電極として含むコンデンサ部を有しており、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含み、
    前記第１の数の第１の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記第２の数の第２の内部電極は、スルーホール導体を介して互いに電気的に接続され、
    前記第１の数の第１の内部電極のうち１つ以上前記第１の数よりも１つ少ない数以下の第１の内部電極は、引き出し導体を介して前記第１の端子電極に電気的に接続され、
    前記第２の数の第２の内部電極のうち１つ以上前記第２の数よりも１つ少ない数以下の第２の内部電極は、引き出し導体を介して前記第２の端子電極に電気的に接続され、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の前記積層体の積層方向での位置と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の前記積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする積層コンデンサ。
  7. 前記第１の数の第１の内部電極同士を電気的に接続する前記スルーホール導体の数と前記第２の数の第２の内部電極同士を電気的に接続する前記スルーホール導体の数とをそれぞれ更に調整することにより、等価直列抵抗が所望の値に設定されていることを特徴とする請求項５又は請求項６に記載の積層コンデンサ。
  8. 前記第１の数の第１の内部電極同士は、並列接続されており、
    前記第２の数の第２の内部電極同士は、並列接続されていることを特徴とする請求項５〜７のいずれか一項に記載の積層コンデンサ。
  9. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、
    前記複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、
    前記複数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記複数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して前記第１の端子電極に電気的に接続し、
    前記複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して前記第２の端子電極に電気的に接続し、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の数と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする積層コンデンサの等価直列抵抗調整方法。
  10. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、
    前記複数の内部電極は、交互に配置される複数の第１の内部電極と複数の第２の内部電極とを含み、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、
    前記複数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記複数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記複数の第１の内部電極のうち１つ以上当該第１の内部電極の総数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して前記第１の端子電極に電気的に接続し、
    前記複数の第２の内部電極のうち１つ以上当該第２の内部電極の総数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して前記第２の端子電極に電気的に接続し、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の前記積層体の積層方向での位置と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の前記積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする積層コンデンサの等価直列抵抗調整方法。
  11. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、
    交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを前記複数の内部電極として含むコンデンサ部を有し、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、
    前記第１の数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記第２の数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記第１の数の第１の内部電極のうち１つ以上前記第１の数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して前記第１の端子電極に電気的に接続し、
    前記第２の数の第２の内部電極のうち１つ以上前記第２の数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して前記第２の端子電極に電気的に接続し、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の数と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の数とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする積層コンデンサの等価直列抵抗調整方法。
  12. 複数の誘電体層と複数の内部電極とが交互に積層された積層体と、当該積層体に形成された複数の端子電極と、を備えた積層コンデンサの等価直列抵抗調整方法であって、
    交互に配置される第１の数の第１の内部電極と第２の数の第２の内部電極とを前記複数の内部電極として含むコンデンサ部を有し、
    前記複数の端子電極は、互いに電気的に絶縁された第１及び第２の端子電極を含んでおり、
    前記第１の数の第１の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記第２の数の第２の内部電極を、スルーホール導体を介して互いに電気的に接続し、
    前記第１の数の第１の内部電極のうち１つ以上前記第１の数よりも１つ少ない数以下の第１の内部電極を、引き出し導体を介して前記第１の端子電極に電気的に接続し、
    前記第２の数の第２の内部電極のうち１つ以上前記第２の数よりも１つ少ない数以下の第２の内部電極を、引き出し導体を介して前記第２の端子電極に電気的に接続し、
    前記引き出し導体を介して前記第１の端子電極に電気的に接続される前記第１の内部電極の前記積層体の積層方向での位置と前記引き出し導体を介して前記第２の端子電極に電気的に接続される前記第２の内部電極の前記積層体の積層方向での位置とをそれぞれ調整することにより、等価直列抵抗を所望の値に設定することを特徴とする積層コンデンサの等価直列抵抗調整方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4230469B2 (ja) * 2005-03-31 2009-02-25 Ｔｄｋ株式会社 積層コンデンサ
US8388345B2 (en) * 2005-04-13 2013-03-05 Clifford J. Ruddle Method for cleaning a root canal system
US7697262B2 (en) 2005-10-31 2010-04-13 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals
JP4335237B2 (ja) * 2006-07-21 2009-09-30 Ｔｄｋ株式会社 貫通型積層コンデンサ
JP4364892B2 (ja) 2006-08-09 2009-11-18 Ｔｄｋ株式会社 積層型フィルタ
JP4364894B2 (ja) 2006-08-29 2009-11-18 Ｔｄｋ株式会社 積層型フィルタ
US8238116B2 (en) 2007-04-13 2012-08-07 Avx Corporation Land grid feedthrough low ESL technology
JP4475298B2 (ja) 2007-07-09 2010-06-09 Ｔｄｋ株式会社 積層コンデンサ
KR100925603B1 (ko) * 2007-09-28 2009-11-06 삼성전기주식회사 적층형 캐패시터
WO2009066507A1 (ja) * 2007-11-22 2009-05-28 Murata Manufacturing Co., Ltd. 積層セラミック電子部品
US8446705B2 (en) * 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
US20100188799A1 (en) * 2009-01-28 2010-07-29 Avx Corporation Controlled esr low inductance capacitor
KR101141328B1 (ko) 2009-03-17 2012-05-03 삼성전기주식회사 적층형 칩 캐패시터, 적층형 칩 캐패시터 어셈블리 및 그 제조방법
KR100946101B1 (ko) * 2009-08-24 2010-03-10 삼성전기주식회사 적층형 캐패시터
US20130334657A1 (en) 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Planar interdigitated capacitor structures and methods of forming the same
US9418788B2 (en) * 2014-03-16 2016-08-16 Apple Inc. Precision half cell for sub-FEMTO unit cap and capacitive DAC architecture in SAR ADC
KR102037265B1 (ko) * 2014-12-12 2019-11-26 삼성전기주식회사 적층세라믹 커패시터 및 그 제조방법
KR102505445B1 (ko) * 2016-07-04 2023-03-03 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조방법
KR101867982B1 (ko) * 2016-07-20 2018-06-18 삼성전기주식회사 커패시터 및 그 실장 기판
JP6914066B2 (ja) * 2017-03-21 2021-08-04 株式会社村田製作所 積層型電子部品
KR102126414B1 (ko) * 2018-10-05 2020-06-24 삼성전기주식회사 적층 세라믹 전자부품
KR20190116124A (ko) 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369545A (en) * 1993-06-30 1994-11-29 Intel Corporation De-coupling capacitor on the top of the silicon die by eutectic flip bonding
JP3511569B2 (ja) 1998-03-03 2004-03-29 Ｔｄｋ株式会社 積層コンデンサ
JP3336954B2 (ja) * 1998-05-21 2002-10-21 株式会社村田製作所 積層コンデンサ
JP3489728B2 (ja) * 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
US6327134B1 (en) * 1999-10-18 2001-12-04 Murata Manufacturing Co., Ltd. Multi-layer capacitor, wiring board, and high-frequency circuit
US6570477B2 (en) * 2000-05-09 2003-05-27 Innochips Technology Low inductance multilayer chip and method for fabricating same
JP4332634B2 (ja) * 2000-10-06 2009-09-16 Ｔｄｋ株式会社 積層型電子部品
US7054136B2 (en) 2002-06-06 2006-05-30 Avx Corporation Controlled ESR low inductance multilayer ceramic capacitor
JP4287822B2 (ja) * 2005-01-25 2009-07-01 Ｔｄｋ株式会社 積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法

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