CN100587866C - 叠层电容器和叠层电容器的等效串联电阻调整方法 - Google Patents

叠层电容器和叠层电容器的等效串联电阻调整方法 Download PDF

Info

Publication number
CN100587866C
CN100587866C CN200610001185A CN200610001185A CN100587866C CN 100587866 C CN100587866 C CN 100587866C CN 200610001185 A CN200610001185 A CN 200610001185A CN 200610001185 A CN200610001185 A CN 200610001185A CN 100587866 C CN100587866 C CN 100587866C
Authority
CN
China
Prior art keywords
internal electrode
electric
electrode
internal
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200610001185A
Other languages
English (en)
Other versions
CN1805087A (zh
Inventor
富樫正明
安彦泰介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Publication of CN1805087A publication Critical patent/CN1805087A/zh
Application granted granted Critical
Publication of CN100587866C publication Critical patent/CN100587866C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4081—Live connection to bus, e.g. hot-plugging
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/35—Feed-through capacitors or anti-noise capacitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

本发明提供叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和形成于该叠层体的多个端子电极。多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极。多个端子电极包括相互电绝缘的第一和第二端子电极。多个第一内部电极经由通孔导体相互电连接。多个第二内部电极经由通孔导体相互电连接。多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由引出导体电连接于第一端子电极。多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由引出导体电连接于第二端子电极。通过分别调整经由引出导体电连接于第一端子电极的第一内部电极的数量、与经由引出导体电连接于第二端子电极的第二内部电极的数量，将等效串联电阻设定成期望值。

Description

叠层电容器和叠层电容器的等效串联电阻调整方法
技术领域
本发明涉及叠层电容器、和叠层电容器的等效串联电阻调整方法。
背景技术
作为这种叠层电容器，备有多个介电体层与多个内部电极交互地叠层的叠层体、和在该叠层体上所形成的多个端子电极的叠层电容器是公知的(例如，参照特开2004-47983号公报)。
在用于向搭载于数字电子设备的中央处理装置(CPU)供给的电源中，低电压化正在进步，而另一方面，负载电流也增大。因而，对于负载电流的急剧的变化，将电源电压的变动抑制在允许值内变得非常困难，因而将被称为解耦电容器的叠层电容器连接于电源。而且，在负载电流发生过渡的变动时，从该叠层电容器将电流供给到CPU，抑制电源电压的变动。
近年来，随着CPU的动作频率的进一步高频化，负载电流因高速而变得更大。因此，在用于解耦电容器的叠层电容器中，在大容量化的同时，存在着加大等效串联电阻(ESR)这样的要求。在日本特开2004-47983号公报中所述的叠层电容器中，通过使端子电极为包含内部电阻层的多层结构，来加大ESR。
但是，在特开2004-47983号公报中所述的叠层电容器中，在将等效串联电阻控制成期望值之际，存在着以下的问题。也就是说，在特开2004-47983号公报中所述的叠层电容器中，为了将等效串联电阻控制成期望值，必须调整端子电极中所含有的内部电阻层的厚度和该内部电阻层的材料组成，等效串联电阻的控制变得极其困难。
发明内容
本发明的课题在于提供一种能够容易且精度高地进行等效串联电阻的控制的叠层电容器，以及，叠层电容器的等效串联电阻调整方法。
可是，在一般的叠层电容器中，所有的内部电极经由引出导体连接于对应的端子电极。因此，引出导体就按内部电极的数量而存在，等效串联电阻变小。如果为了谋求叠层电容器的大容量化而增多介电体层和内部电极的叠层数，则引出导体的数量也增多。因为引出导体的电阻成分相对端子电极并联连接，故随着引出导体的数量增多，叠层电容器的等效串联电阻进一步减小。这样一来，叠层电容器的大容量化与增大等效串联电阻是相反的要求。
因此，本发明者就可以满足大容量化与加大等效串联电阻的要求的叠层电容器进行了锐意研究。结果，本发明者发现了这样的新的事实：即使使介电体层和内部电极的叠层数为相同的，如果通过通孔导体连接内部电极且改变引出导体的数量，则能将等效串联电阻调节成期望值。此外，本发明者发现这样的新的事实：如果可以利用通孔导体连接内部电极且改变叠层体的叠层方向上的引出导体的位置，则能将等效串联电阻调节成期望值。特别是，如果使引出导体的数量少于力内部电极的数量，则能在加大等效串联电阻的方向上进行调整。
基于该研究结果，根据本发明的叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述多个第一内部电极经由通孔导体相互电气上连接，所述多个第二内部电极经由通孔导体相互电气上连接，所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由引出导体电气上连接于所述第一端子电极，所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
另一方面，根据本发明的叠层电容器的等效串联电阻调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述多个第一内部电极经由通孔导体相互电气上连接，所述多个第二内部电极经由通孔导体相互电气上连接，所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由引出导体电气上连接于所述第一端子电极，所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
根据本发明的叠层电容器和叠层电容器的等效串联电阻调整方法，由于通过分别调整经由引出导体电气上连接于第一端子电极的第一内部电极的数量与经由引出导体电气上连接于第二端子电极的第二内部电极的数量，将等效串联电阻设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
根据本发明的叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述多个第一内部电极经由通孔导体相互电气上连接，所述多个第二内部电极经由通孔导体相互电气上连接，所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由引出导体电气上连接于所述第一端子电极，所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
另一方面，根据本发明的叠层电容器的等效串联电阻调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述多个第一内部电极经由通孔导体相互电气上连接，所述多个第二内部电极经由通孔导体相互电气上连接，所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由引出导体电气上连接于所述第一端子电极，所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
根据本发明的叠层电容器和叠层电容器的等效串联电阻调整方法，则由于通过分别调整经由引出导体电气上连接于第一端子电极的第一内部电极的叠层体的叠层方向上的位置与经由引出导体电气上连接于第二端子电极的第二内部电极的叠层体的叠层方向上的位置，将等效串联电阻设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
优选是，通过分别进一步调整电气上将所述多个第一内部电极彼此连接的所述通孔导体的数量、与电气上将所述多个第二内部电极彼此连接的所述通孔导体的数量，将等效串联电阻设定成期望值。在该情况下，可以精度更高地进行等效串联电阻的控制。
优选是，所述多个第一内部电极彼此并联连接，所述多个第二内部电极彼此并联连接。在该情况下，即使在各第一内部电极或各第二内部电极的电阻值中产生偏差，对叠层电容器总体中的等效串联电阻的影响也很小，可以抑制等效串联电阻的控制的精度的降低。
根据本发明的叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述第一数量的第一内部电极经由通孔导体相互电气上连接，所述第二数量的第二内部电极经由通孔导体相互电气上连接，所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由引出导体电气上连接于所述第一端子电极，所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
另一方面，根据本发明的叠层电容器的等效串联电阻调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述第一数量的第一内部电极经由通孔导体相互电气上连接，所述第二数量的第二内部电极经由通孔导体相互电气上连接，所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由引出导体电气上连接于所述第一端子电极，所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
根据本发明的叠层电容器和叠层电容器的等效串联电阻调整方法，则由于通过分别调整经由引出导体电气上连接于第一端子电极的第一内部电极的数量与经由引出导体电气上连接于第二端子电极的第二内部电极的数量，将等效串联电阻设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
根据本发明的叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述第一数量的第一内部电极经由通孔导体相互电气上连接，所述第二数量的第二内部电极经由通孔导体相互电气上连接，所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由引出导体电气上连接于所述第一端子电极，所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
另一方面，根据本发明的叠层电容器的等效串联电阻调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，所述第一数量的第一内部电极经由通孔导体相互电气上连接，所述第二数量的第二内部电极经由通孔导体相互电气上连接，所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由引出导体电气上连接于所述第一端子电极，所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由引出导体电气上连接于所述第二端子电极，通过分别调整经由所述引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
根据本发明的叠层电容器和叠层电容器的等效串联电阻调整方法，则由于通过分别调整经由引出导体电气上连接于第一端子电极的第一内部电极的叠层体的叠层方向上的位置与经由引出导体电气上连接于第二端子电极的第二内部电极的叠层体的叠层方向上的位置，等效串联电阻设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
优选是，通过分别进一步调整电气上将所述第一数量的第一内部电极彼此连接的所述通孔导体的数量、与电气上将所述第二数量的第二内部电极彼此连接的所述通孔导体的数量，将等效串联电阻设定成期望值。在该情况下，可以精度更高地进行等效串联电阻的控制。
优选是，所述第一数量的第一内部电极彼此并联连接，所述第二数量的第二内部电极彼此并联连接。在该情况下，即使在各第一内部电极或各第二内部电极的电阻值中产生偏差，对叠层电容器总体中的等效串联电阻的影响也很小，可以抑制等效串联电阻的控制的精度的降低。
如果用本发明，则可以提供容易且精度高地进行等效串联电阻的控制成为可能的叠层电容器，以及，叠层电容器的等效串联电阻调整方法。
根据下文给出的详细描述和附图，本发明将可被更加全面理解，这些详细描述和附图仅以说明方式给出，因而不能看成限制本发明。
根据下文给出的详细描述本发明的其他适用范围将变得显而易见。然而应该指出，详细描述和具体例子，虽然表明本发明的优选实施例，但是仅以说明方式给出，因为在本发明的精神与范围内的种种变动和修改对于本专业的技术人员将是显而易见的。
附图说明
图1是用来说明根据第一实施方式的叠层电容器的截面构成的图。
图2是根据第一实施方式的叠层电容器中所含有的叠层体的分解立体图。
图3是用来说明根据第二实施方式的叠层电容器的截面构成的图。
图4是根据第二实施方式的叠层电容器中所含有的叠层体的分解立体图。
图5是用来说明根据第3实施方式的叠层电容器的截面构成的图。
图6是根据第3实施方式的叠层电容器中所含有的叠层体的分解立体图。
图7是用来说明根据第4实施方式的叠层电容器的截面构成的图。
图8是根据第4实施方式的叠层电容器中所含有的叠层体的分解立体图。
图9是用来说明根据第5实施方式的叠层电容器的截面构成的图。
图10是根据第5实施方式的叠层电容器中所含有的叠层体的分解立体图。
图11是用来说明根据第6实施方式的叠层电容器的截面构成的图。
图12是根据第6实施方式的叠层电容器中所含有的叠层体的分解立体图。
图13是用来说明根据第7实施方式的叠层电容器的截面构成的图。
图14是根据第7实施方式的叠层电容器中所含有的叠层体的分解立体图。
图15是用来说明根据第8实施方式的叠层电容器的截面构成的图。
图16是根据第8实施方式的叠层电容器中所含有的叠层体的分解立体图。
图17是用来说明根据第9实施方式的叠层电容器的截面构成的图。
图18是根据第9实施方式的叠层电容器中所含有的叠层体的分解立体图。
图19是用来说明根据第10实施方式的叠层电容器的截面构成的图。
图20是根据第10实施方式的叠层电容器中所含有的叠层体的分解立体图。
图21是用来说明根据第11实施方式的叠层电容器的截面构成的图。
图22是根据第11实施方式的叠层电容器中所含有的叠层体的分解立体图。
图23是用来说明根据第12实施方式的叠层电容器的截面构成的图。
图24是根据第12实施方式的叠层电容器中所含有的叠层体的分解立体图。
图25是根据第一实施方式的叠层电容器中所含有的叠层体的变形例的分解立体图。
图26是根据第一实施方式的叠层电容器中所含有的叠层体的变形例的分解立体图。
图27是根据第一实施方式的叠层电容器中所含有的叠层体的变形例的分解立体图。
具体实施方式
下面，参照附图，就本发明的优选实施方式详细地进行说明。再者，在说明中，对同一要素或具有同一功能的要素，用同一标号，省略重复的说明。此外，虽然在说明中使用‘上’和‘下’这样的词，但是这些对应于各图的上下方向。根据本实施方式的叠层电容器包括根据本发明的叠层电容器的等效串联电阻调整方法而描述。
(第一实施方式)
参照图1和图2，就根据第一实施方式的叠层电容器C1的构成进行说明。图1是用来说明根据第一实施方式的叠层电容器的截面构成的图。图2是根据第一实施方式的叠层电容器中所含有的叠层体的分解立体图。在图1中，省略了相当于介电体层11～19的区域的阴影线。
叠层电容器C1，如图1中所示，备有叠层体1、和在该叠层体1上形成的第一和第二端子电极3、5。
第一端子电极3位于叠层体1的侧面1a。第二端子电极5位于叠层体1的侧面1b。第一端子电极3与第二端子电极5相互电气上绝缘。
如图2中所示，叠层体1通过多个(在本实施方式中，9层)介电体层11～19、与多个(在本实施方式中，各4层)第一和第二内部电极21～24、31～34交互地叠层来构成。在实际的叠层电容器C1中，介电体层11～19之间的边界以无法辨认的程度一体化。
各第一内部电极21～24呈现矩形形状。第一内部电极21～24分别在离与叠层体1中的介电体层11～19的叠层方向(以下，简称为“叠层方向”)平行的侧面具有规定的间隔的位置上形成。在各第一内部电极21～24上，形成开口21a～24a，以便露出介电体层11、13、15、17。在各介电体层11、13、15、17上，凸台状(land)的内部导体41～44位于对应于在第一内部电极21～24上所形成的开口21a～24a的区域。
各第二内部电极31～34呈现矩形形状。第二内部电极31～34分别在离与叠层体1中的叠层方向平行的侧面具有规定的间隔的位置上形成。在各第二内部电极31～34上，形成开口31a～34a，以便露出介电体层12、14、16、18。在各介电体层12、14、16、18上，凸台状的内部导体45～48位于对应于在第二内部电极31～34上所形成的开口31a～34a的区域。
在介电体层11中的对应于内部导体45与内部导体41的位置上，分别形成在厚度方向上贯通介电体层11的通孔导体51a、51b。通孔导体51a电气上连接于第一内部电极21。通孔导体51b电气上连接于内部导体41。通孔导体51a在介电体层11、12叠层的状态下，与内部导体45电气上连接。通孔导体51b在介电体层11、12叠层的状态下，与第二内部电极31电气上连接。
在介电体层12中的对应于内部导体45与内部导体42的位置上，分别形成在厚度方向上贯通介电体层12的通孔导体52a、52b。通孔导体52a电气上连接于内部导体45。通孔导体52b电气上连接于第二内部电极31。通孔导体52a在介电体层12、13叠层的状态下，与第一内部电极22电气上连接。通孔导体52b在介电体层12、13叠层的状态下，与内部导体42电气上连接。
在介电体层13中的对应于内部导体46与内部导体42的位置上，分别形成在厚度方向上贯通介电体层13的通孔导体53a、53b。通孔导体53a电气上连接于第一内部电极22。通孔导体53b电气上连接于内部导体42。通孔导体53a在介电体层13、14叠层的状态下，与内部导体46电气上连接。通孔导体53b在介电体层13、14叠层的状态下，与第二内部电极32电气上连接。
在介电体层14中的对应于内部导体46与内部导体43的位置上，分别形成在厚度方向上贯通介电体层14的通孔导体54a、54b。通孔导体54a电气上连接于内部导体46。通孔导体54b电气上连接于第二内部电极32。通孔导体54a在介电体层14、15叠层的状态下，与第一内部电极23电气上连接。通孔导体54b在介电体层14、15叠层的状态下，与内部导体43电气上连接。
在介电体层15中的对应于内部导体47与内部导体43的位置上，分别形成在厚度方向上贯通介电体层15的通孔导体55a、55b。通孔导体55a电气上连接于第一内部电极23。通孔导体55b电气上连接于内部导体43。通孔导体55a在介电体层15、16叠层的状态下，与内部导体47电气上连接。通孔导体55b在介电体层15、16叠层的状态下，与第二内部电极33电气上连接。
在介电体层16中的对应于内部导体47与内部导体44的位置上，分别形成在厚度方向上贯通介电体层16的通孔导体56a、56b。通孔导体56a电气上连接于内部导体47。通孔导体56b电气上连接于第二内部电极33。通孔导体56a在介电体层16、17叠层的状态下，与第一内部电极24电气上连接。通孔导体56b在介电体层16、17叠层的状态下，与内部导体44电气上连接。
在介电体层17中的对应于内部导体48与内部导体44的位置上，分别形成在厚度方向上贯通介电体层17的通孔导体57a、57b。通孔导体57a电气上连接于第一内部电极24。通孔导体57b电气上连接于内部导体44。通孔导体57a在介电体层17、18叠层的状态下，与内部导体48电气上连接。通孔导体57b在介电体层17、18叠层的状态下，与第二内部电极34电气上连接。
通孔导体51a～57a通过介电体层11～17叠层，在叠层方向上大致直线状地设置，通过相互电气上连接而构成通电路径。第一内部电极21～24经由通孔导体51a～57a和内部导体45～48相互电气上连接。
第一内部电极21经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极22～24也成为电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25与第一内部电极21一体地形成，以向着叠层体1的侧面1a的方式从第一内部电极21延伸。
通孔导体51b～57b也与通孔导体51a～57a同样，通过介电体层11～17叠层，在叠层方向上大致直线状地一并设置，通过相互电气上连接而构成通电路径。第二内部电极31～34经由通孔导体51b～57b和内部导体41～44相互电气上连接。
第二内部电极34经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极31～33也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与第二内部电极34一体地形成，以向着叠层体1的侧面1b的方式从第二内部电极34延伸。
在叠层电容器C1中，经由引出导体25直接连接于第一端子电极3的第一内部电极21的数量为1个，比第一内部电极21～24的总数(在本实施方式中，4个)要少。在叠层电容器C1中，经由引出导体35直接连接于第二端子电极5的第二内部电极34的数量为1个，比第二内部电极31～34的总数(在本实施方式中，4个)要少。在叠层电容器C1中，通孔导体51a～57a成为串联连接于第一端子电极3，通孔导体51a～57a的合成电阻成分变得比较大。在叠层电容器C1中，通孔导体51b～57b也成为串联连接于第二端子电极5，通孔导体51b～57b的合成电阻成分变得比较大。借此，叠层电容器C1与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻变大。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极21的数量与经由引出导体35电气上连接于第二端子电极5的第二内部电极34的数量，叠层电容器C 1的等效串联电阻可以设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
此外，在本实施方式中，第一内部电极21～24彼此并联连接，第二内部电极31～34彼此并联连接。借此，即使在各第一内部电极21～24或各第二内部电极31～34的电阻值中产生偏差，对叠层电容器C1总体中的等效串联电阻的影响也很小，可以抑制等效串联电阻的控制的精度降低。
(第二实施方式)
参照图3和图4，就根据第二实施方式的叠层电容器C2的构成进行说明。根据第二实施方式的叠层电容器C2在经由引出导体35连接于第二端子电极5的第二内部电极31的叠层方向上的位置这一点上与根据第一实施方式的叠层电容器C1不同。图3是用来说明根据第二实施方式的叠层电容的截面构成的图。图4是根据第二实施方式的叠层电容器中所含有的叠层体的分解立体图。在图3中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C2中，如图3和图4中所示，4个第二内部电极31～34当中成为上数第一个的第二内部电极31经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极32～34也是电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35，与第二内部电极31一体地形成，以向着叠层体1的侧面1b的方式从第二内部电极31延伸。
在叠层电容器C2中，经由引出导体25直接连接于第一端子电极3的第一内部电极21的数量为1个，比第一内部电极21～24的总数(在本实施方式中，4个)要少。在叠层电容器C2中，经由引出导体35直接连接于第二端子电极5的第二内部电极31的数量为1个，比第二内部电极31～34的总数(在本实施方式中，4个)要少。借此，叠层电容器C2与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
可是，通孔导体51b～57b的电阻成分，以第二内部电极31为界，分成位于该第二内部电极31的叠层方向的一方侧的通孔导体51b的电阻成分，与位于第二内部电极31的叠层方向的另一方侧的通孔导体52b～57b的合成电阻成分。通孔导体51b的电阻成分、与通孔导体52b～57b的合成电阻成分，成为相对第二端子电极5并联连接。因而，根据第二实施方式的叠层电容器C2，与通孔导体51a～57a、51b～57b分别串联连接的根据第一实施方式的叠层电容器C1相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极23的在叠层方向上的位置、与经由引出导体35电气上连接于第二端子电极5的第二内部电极31的在叠层方向上的位置，叠层电容器C2的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第3实施方式)
参照图5和图6，就根据第3实施方式的叠层电容器C3的构成进行说明。根据第3实施方式的叠层电容器C3在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极23、32的叠层方向上的位置这一点上与根据第一实施方式的叠层电容器C1不同。图5是用来说明根据第3实施方式的叠层电容的截面构成的图。图6是根据第3实施方式的叠层电容器中所含有的叠层体的分解立体图。在图5中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C3中，如图5和图6中所示，4个第一内部电极21～24当中成为从第一内部电极21向下数第3个的第一内部电极23经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极21、22、24也电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与第一内部电极23一体地形成，以向着叠层体1的侧面1a的方式从第一内部电极23延伸。
从4个第二内部电极31～34当中的第二内部电极31向下数成为第二个的第二内部电极32经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极31、33、34也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与第二内部电极32一体地形成，以向着叠层体1的侧面1b的方式从第二内部电极32延伸。
在叠层电容器C3中，经由引出导体25直接连接于第一端子电极3的第一内部电极23的数量为1个，比第一内部电极21～24的总数(在本实施方式中，4个)要少。在叠层电容器C3中，经由引出导体35直接连接于第二端子电极5的第二内部电极32的数量为1个，比第二内部电极31～34的总数(在本实施方式中，4个)要少。借此，叠层电容器C3与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
可是，通孔导体51a～57a的电阻成分，以第一内部电极23为界，分成位于该第一内部电极23的叠层方向的一方侧的通孔导体51a～54a的合成电阻成分，与位于第一内部电极23的叠层方向的另一方侧的通孔导体55a～57a的合成电阻成分。通孔导体51a～54a的合成电阻成分、与通孔导体55a～57a的合成电阻成分，成为相对第一端子电极3并联连接。通孔导体51b～57b的电阻成分以第二内部电极32为界，分成位于该第二内部电极32的叠层方向的一方侧的通孔导体51b～53b的合成电阻成分，和位于第二内部电极32的叠层方向的另一方侧的通孔导体54b～57b的合成电阻成分。通孔导体51b～53b的合成电阻成分、与通孔导体54b～57b的合成电阻成分对第二端子电极5成为并联连接。因而，根据第3实施方式的叠层电容器C3与通孔导体51a～57a、51b～57b分别串联连接的根据第一实施方式的叠层电容器C1相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极23的在叠层方向上的位置与经由引出导体35电气上连接于第二端子电极5的第二内部电极32的在叠层方向上的位置，叠层电容器C3的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第4实施方式)
参照图7和图8，就根据第4实施方式的叠层电容器C4的构成进行说明。根据第4实施方式的叠层电容器C4在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极24、32的叠层方向上的位置这一点上与根据第一实施方式的叠层电容器C1不同。图7是用来说明根据第4实施方式的叠层电容的截面构成的图。图8是根据第4实施方式的叠层电容器中所含有的叠层体的分解立体图。在图7中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C4中，如图7和图8中所示，4个第一内部电极21～24当中成为从第一内部电极21向下数第4个的第一内部电极24经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极21～23也电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与第一内部电极24一体地形成，以向着叠层体1的侧面1a的方式从第一内部电极24延伸。
从4个第二内部电极31～34当中的第二内部电极31向下数成为第二个的第二内部电极32经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极31、33、34也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与第二内部电极32一体地形成，以向着叠层体1的侧面1b的方式从第二内部电极32延伸。
在叠层电容器C4中，经由引出导体25直接连接于第一端子电极3的第一内部电极24的数量为1个，比第一内部电极21～24的总数(在本实施方式中，4个)要少。在叠层电容器C4中，经由引出导体35直接连接于第二端子电极5的第二内部电极32的数量为1个，比第二内部电极31～34的总数(在本实施方式中，4个)要少。借此，叠层电容器C4与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
可是，通孔导体51a～57a的电阻成分，以第一内部电极24为界，分成位于该第一内部电极24的叠层方向的一方侧的通孔导体51a～56a的合成电阻成分、与位于第一内部电极23的叠层方向的另一方侧的通孔导体57a的电阻成分。通孔导体51a～56a的合成电阻成分、与通孔导体57a的电阻成分，成为对第一端子电极3并联连接。通孔导体51b～57b的电阻成分以第二内部电极32为界，分成位于该第二内部电极32的叠层方向的一方侧的通孔导体51b～53b的合成电阻成分、和位于第二内部电极32的叠层方向的另一方侧的通孔导体54b～57b的合成电阻成分。通孔导体51b～53b的合成电阻成分、与通孔导体54b～57b的合成电阻成分对第二端子电极5成为并联连接。因而，根据第4实施方式的叠层电容器C4与通孔导体51a～57a、51b～57b分别串联连接的根据第一实施方式的叠层电容器C1相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极24的在叠层方向上的位置与经由引出导体35电气上连接于第二端子电极5的第二内部电极32的在叠层方向上的位置，叠层电容器C4的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第5实施方式)
参照图9和图10，就根据第5实施方式的叠层电容器C5的构成进行说明。根据第5实施方式的叠层电容器C5在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极21、24、31、34的数量这一点上与根据第一实施方式的叠层电容器C1不同。图9是用来说明根据第5实施方式的叠层电容的截面构成的图。图10是根据第5实施方式的叠层电容器中所含有的叠层体的分解立体图。在图9中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C5中，如图9和图10中所示，4个第一内部电极21～24当中的2个第一内部电极21、24经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极22、23也成为电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与各第一内部电极21、24一体地形成，以向着叠层体1的侧面1a的方式分别从各第一内部电极21、24延伸。
4个第二内部电极31～34当中的2个第二内部电极31、34经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极32、33也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与各第二内部电极31、34一体地形成，以向着叠层体1的侧面1b的方式，分别从第二内部电极31、34延伸。
在叠层电容器C5中，经由引出导体25直接连接于第一端子电极3的第一内部电极21、24的数量为2个，比第一内部电极21～24的总数要少。在叠层电容器C5中，经由引出导体35直接连接于第二端子电极5的第二内部电极31、34的数量为2个，比第二内部电极31～34的总数要少。因而，叠层电容器C5与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
叠层电容器C5，与叠层电容器C1相比，经由引出导体25直接连接于第一端子电极3的第一内部电极21、24的数量多，这些引出导体25相对于第一端子电极3并联连接。此外，经由引出导体35直接连接于第二端子电极5的第二内部电极31、34多，这些引出导体35相对于第二端子电极5并联连接。因而，叠层电容器C5的等效串联电阻与叠层电容器C1相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极21、24的数量与经由引出导体35电气上连接于第二端子电极5的第二内部电极31、34的数量，叠层电容器C5的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第6实施方式)
参照图11和图12，就根据第6实施方式的叠层电容器C6的构成进行说明。根据第6实施方式的叠层电容器C6在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极21、23、31、33的数量这一点上与根据第二实施方式的叠层电容器C2不同。图11是用来说明根据第6实施方式的叠层电容的截面构成的图。图12是根据第6实施方式的叠层电容器中所含有的叠层体的分解立体图。在图11中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C6中，如图11和图12中所示，4个第一内部电极21～24当中的2个第一内部电极21、23经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极22、24也成为电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与各第一内部电极21、23一体地形成，以向着叠层体1的侧面1a的方式，分别从第一内部电极21、23延伸。
4个第二内部电极31～34当中的2个第二内部电极31、33经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极32、34也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与各第二内部电极31、33一体地形成，以向着叠层体1的侧面1b的方式分别从第二内部电极31、33延伸。
在叠层电容器C6中，经由引出导体25直接连接于第一端子电极3的第一内部电极21、23的数量为2个，比第一内部电极21～24的总数要少。在叠层电容器C6中，经由引出导体35直接连接于第二端子电极5的第二内部电极31、33的数量为2个，比第二内部电极31～34的总数要少。因而，叠层电容器C6与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
叠层电容器C6，与叠层电容器C2相比，经由引出导体25直接连接于第一端子电极3的第一内部电极21、23的数量多，这些引出导体25对第一端子电极3并联连接。此外，经由引出导体35直接连接于第二端子电极5的第二内部电极31、33多，这些引出导体35对第二端子电极5并联连接。因而，叠层电容器C6的等效串联电阻与叠层电容器C2相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极21、23的数量与经由引出导体35电气上连接于第二端子电极5的第二内部电极31、33的数量，叠层电容器C6的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第7实施方式)
参照图13和图14，就根据第7实施方式的叠层电容器C7的构成进行说明。根据第7实施方式的叠层电容器C7在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极22、23、31、32的数量这一点上与根据第3实施方式的叠层电容器C3不同。图13是用来说明根据第7实施方式的叠层电容的截面构成的图。图14是根据第7实施方式的叠层电容器中所含有的叠层体的分解立体图。在图13中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C7中，如图13和图14中所示，4个第一内部电极21～24当中的2个第一内部电极22、23经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极21、24也成为电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与各第一内部电极22、23一体地形成，以向着叠层体1的侧面1a的方式，分别从第一内部电极22、23延伸。
4个第二内部电极31～34当中的2个第二内部电极31、32经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极33、34也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与各第二内部电极31、32一体地形成，以向着叠层体1的侧面1b的方式，分别从第二内部电极31、32延伸。
在叠层电容器C7中，经由引出导体25直接连接于第一端子电极3的第一内部电极22、23的数量为2个，比第一内部电极21～24的总数要少。在叠层电容器C7中，经由引出导体35直接连接于第二端子电极5的第二内部电极31、32的数量为2个，比第二内部电极31～34的总数要少。因而，叠层电容器C7与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
叠层电容器C7，与叠层电容器C3相比，经由引出导体25直接连接于第一端子电极3的第一内部电极22、23的数量多，这些引出导体25相对于第一端子电极3并联连接。此外，经由引出导体35直接连接于第二端子电极5的第二内部电极31、32的数量多，这些引出导体35对第二端子电极5并联连接。因而，叠层电容器C7的等效串联电阻与叠层电容器C3相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极22、23的数量与经由引出导体35电气上连接于第二端子电极5的第二内部电极31、32的数量，叠层电容器C7的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第8实施方式)
参照图15和图16，就根据第8实施方式的叠层电容器C8的构成进行说明。根据第8实施方式的叠层电容器C8在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极21、24、32、34的数量这一点上与根据第4实施方式的叠层电容器C4不同。图15是用来说明根据第8实施方式的叠层电容的截面构成的图。图16是根据第8实施方式的叠层电容器中所含有的叠层体的分解立体图。在图15中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C8中，如图15和图16中所示，4个第一内部电极21～24当中的2个第一内部电极21、24经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极22、23也成为电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与各第一内部电极21、24一体地形成，以向着叠层体1的侧面1a的方式，分别从第一内部电极21、24延伸。
4个第二内部电极31～34当中的2个第二内部电极32、34经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极31、33也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与各第二内部电极32、34一体地形成，以向着叠层体1的侧面1b的方式，分别从第二内部电极32、34延伸。
在叠层电容器C8中，经由引出导体25直接连接于第一端子电极3的第一内部电极21、24的数量为2个，比第一内部电极21～24的总数要少。在叠层电容器C8中，经由引出导体35直接连接于第二端子电极5的第二内部电极32、34的数量为2个，比第二内部电极31～34的总数要少。因而，叠层电容器C8与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
叠层电容器C8，与叠层电容器C4相比，经由引出导体25直接连接于第一端子电极3的第一内部电极21、24的数量多，这些引出导体25相对于第一端子电极3并联连接。此外，经由引出导体35直接连接于第二端子电极5的第二内部电极32、34多，这些引出导体35相对于第二端子电极5并联连接。因而，叠层电容器C8的等效串联电阻与叠层电容器C4相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极21、24的数量与经由引出导体35电气上连接于第二端子电极5的第二内部电极32、34的数量，叠层电容器C8的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第9实施方式)
参照图17和图18，就根据第9实施方式的叠层电容器C9的构成进行说明。根据第9实施方式的叠层电容器C9在经由引出导体25、35连接于端子电极3、5的第一和第二内部电极22、24、31、32、34的数量这一点上与根据第4实施方式的叠层电容器C4不同。图17是用来说明根据第9实施方式的叠层电容的截面构成的图。图18是根据第9实施方式的叠层电容器中所含有的叠层体的分解立体图。在图17中，省略了相当于介电体层11～19的区域的阴影线。
在叠层电容器C9中，如图17和图18中所示，4个第一内部电极21～24当中的2个第一内部电极22、24经由引出导体25电气上连接于第一端子电极3。借此，第一内部电极21、23也成为电气上连接于第一端子电极3，第一内部电极21～24成为并联连接。引出导体25，与各第一内部电极22、24一体地形成，以向着叠层体1的侧面1a的方式分别从第一内部电极22、24延伸。
4个第二内部电极31～34当中的3个第二内部电极31、32、34经由引出导体35电气上连接于第二端子电极5。借此，第二内部电极33也成为电气上连接于第二端子电极5，第二内部电极31～34成为并联连接。引出导体35与各第二内部电极31、32、34一体地形成，以向着叠层体1的侧面1b的方式，分别从第二内部电极31、32、34延伸。
在叠层电容器C9中，经由引出导体25直接连接于第一端子电极3的第一内部电极22、24的数量为2个，比第一内部电极21～24的总数要少。在叠层电容器C9中，经由引出导体35直接连接于第二端子电极5的第二内部电极31、32、34的数量为3个，比第二内部电极31～34的总数要少。因而，叠层电容器C9与所有的内部电极经由引出导体连接于对应的端子电极的现有技术的叠层电容器相比，等效串联电阻加大。
叠层电容器C9，与叠层电容器C4相比，经由引出导体25直接连接于第一端子电极3的第一内部电极22、24的数量多，这些引出导体25对第一端子电极3并联连接。此外，经由引出导体35直接连接于第二端子电极5的第二内部电极31、32、34多，这些引出导体35相对于第二端子电极5并联连接。因而，叠层电容器C9的等效串联电阻与叠层电容器C4相比，等效串联电阻减小。
像以上这样，如果用本实施方式，则由于通过分别调整经由引出导体25电气上连接于第一端子电极3的第一内部电极22、24的数量与经由引出导体35电气上连接于第二端子电极5的第二内部电极31、32、34的数量，叠层电容器C9的等效串联电阻被设定成期望值，所以可以容易且精度高地进行等效串联电阻的控制。
(第10实施方式)
参照图19和图20就根据第10实施方式的叠层电容器C10的构成进行说明。图19是用来说明根据第10实施方式的叠层电容器的截面构成的图。图20是根据第10实施方式的叠层电容器中所含有的叠层体的分解立体图。在图19中，省略了相当于介电体层11～19、73、83的区域的阴影线。
叠层电容器C10，如图19中所示，备有叠层体60，在该叠层体60上所形成的第一和第二端子电极3、5。叠层体60，如图20中所示，包括第1～第3电容器部61、71、81。第一电容器部61位于第二电容器部71与第3电容器部81之间。第一端子电极3位于叠层体60的侧面60a侧。第二端子电极5位于叠层体60的侧面60b侧。
首先，就第一电容器部61的构成进行说明。第一电容器部61与根据第5实施方式的叠层电容器C5中的叠层体1，除了介电体层19这一点外具有相同构成。也就是说，第一电容器部61通过多个(在本实施方式中，8层)介电体层11～18、与多个(在本实施方式中，各4层)第一和第二内部电极21～24、31～34交互地叠层来构成。在第一电容器部61中，4个第一内部电极21～24当中的2个第一内部电极21、24经由引出导体25电气上连接于第一端子电极3。在第一电容器部61中，4个第二内部电极31～34当中的2个第二内部电极31、34经由引出导体35电气上连接于第二端子电极5。
接下来，就第二电容器部71的构成进行说明。第二电容器部71通过多个(在本实施方式中，5层)介电体层73，与多个(在本实施方式中，各2层)第一和第二内部电极75、77交互地叠层来构成。各第一内部电极75经由引出导体76电气上连接于第一端子电极3。引出导体76与各第一内部电极75一体地形成，以向着叠层体60的侧面60a的方式分别从第一内部电极75延伸。各第二内部电极77经由引出导体78电气上连接于第二端子电极5。引出导体78与各第二内部电极77一体地形成，以向着叠层体60的侧面60b的方式分别从第二内部电极77延伸。
接下来，就第3电容器部81的构成进行说明。第3电容器部81通过多个(在本实施方式中，4层)介电体层83、与多个(在本实施方式中，各2层)第一和第二内部电极85、87交互地叠层来构成。各第一内部电极85经由引出导体86电气上连接于第一端子电极3。引出导体86与各第一内部电极85一体地形成，以向着叠层体60的侧面60a的方式分别从第一内部电极85延伸。各第二内部电极87经由引出导体88电气上连接于第二端子电极5。引出导体88与各第二内部电极87一体地形成，以向着叠层体60的侧面60b的方式分别从第二内部电极87延伸。
在实际的叠层电容器C10中，介电体层11～18、73、83之间的边界一体化成无法辨认的程度。第一电容器部61的内部电极21～24通过端子电极3与第二和第三电容器部71、81的内部电极75、85电气上连接。第一电容器部61的内部电极31～34通过端子电极5与第二和第三电容器部71、81的内部电极77、87电气上连接。
像以上这样，在本实施方式中，通过具有第一电容器部61，像在第5实施方式中所述那样，由于叠层电容器C10的等效串联电阻可以设定成期望值，所以可以容易且高精度地进行等效串联电阻的控制。
(第11实施方式)
参照图21和图22就根据第11实施方式的叠层电容器C11的构成进行说明。根据第11实施方式的叠层电容器C11在第一电容器部61的构成这一点上与根据第10实施方式的叠层电容器C10不同。图21是用来说明根据第11实施方式的叠层电容器的截面构成的图。图22是根据第11实施方式的叠层电容器中所含有的叠层体的分解立体图。在图21中，省略了相当于介电体层11～19、73、83的区域的阴影线。
第一电容器部61与根据第7实施方式的叠层电容器C7中的叠层体1，除了介电体层19这一点外具有相同构成。也就是说，第一电容器部61通过多个(在本实施方式中，8层)介电体层11～18、与多个(在本实施方式中，各4层)第一和第二内部电极21～24、31～34交互地叠层来构成。在第一电容器部61中，4个第一内部电极21～24当中的2个第一内部电极22、23经由引出导体25电气上连接于第一端子电极3。在第一电容器部61中，4个第二内部电极31～34当中的2个第二内部电极31、32经由引出导体35电气上连接于第二端子电极5。
像以上这样，在本实施方式中，通过具有第一电容器部61，像在第7实施方式中所述那样，由于叠层电容器C11的等效串联电阻可以设定成期望值，所以可以容易且高精度地进行等效串联电阻的控制。
(第12实施方式)
参照图23和图24就根据第12实施方式的叠层电容器C12的构成进行说明。根据第12实施方式的叠层电容器C12在第一电容器部61的构成这一点上与根据第10实施方式的叠层电容器C10不同。图23是用来说明根据第12实施方式的叠层电容器的截面构成的图。图24是根据第12实施方式的叠层电容器中所含有的叠层体的分解立体图。在图23中，省略了相当于介电体层11～19、73、83的区域的阴影线。
第一电容器部61与根据第4实施方式的叠层电容器C4中的叠层体1，除了介电体层19这一点外具有相同构成。也就是说，第一电容器部61通过多个(在本实施方式中，8层)介电体层11～18、与多个(在本实施方式中，各4层)第一和第二内部电极21～24、31～34交互地叠层来构成。在第一电容器部61中，4个第一内部电极21～24当中的1个第一内部电极24经由引出导体25电气上连接于第一端子电极3。在第一电容器部61中，4个第二内部电极31～34当中的1个第二内部电极32经由引出导体35电气上连接于第二端子电极5。
像以上这样，在本实施方式中，通过具有第一电容器部61，像在第4实施方式中所述那样，由于叠层电容器C12的等效串联电阻可以设定成期望值，所以可以容易且高精度地进行等效串联电阻的控制。
作为第一电容器部61的构成，也可以采用与根据第1～第3，第6，第8和第9实施方式的叠层电容器C1～C3、C6、C8、C9的叠层体1相同构成(但是，除了介电体层19外)。
在第1～第12实施方式中，通过调整经由引出导体25、35直接连接于端子电极3、5的内部电极的数量和叠层方向上的位置的至少一方，各叠层电容器C1～C12的等效串联电阻设定成期望值。结果，可以容易且高精度地进行各叠层电容器C1～C12的等效串联电阻的控制。
上述第一内部电极21～24的数量的调整可以在一个以上、小于第一内部电极21～24的总数一个的数以下的范围内进行。上述第二内部电极31～34的数量的调整可以在一个以上、小于第二内部电极31～34的总数一个的数以下的范围内进行。经由引出导体25直接连接于端子电极3的第一内部电极的数量、与经由引出导体35直接连接于端子电极5的第二内部电极的数量也可以不同。
进而，通过调整通孔导体51a～57a、51b～57b的数量，各叠层电容器C1～C12的等效串联电阻也可以设定成期望值。在该情况下，可以精度更高地进行各叠层电容器C1～C12的等效串联电阻的控制。
调整通孔导体51a～57a、51b～57b的数量的一个例子示于图25。在图25中所示的叠层电容器的叠层体90中，通过分别将根据第一实施方式的叠层电容器C1中的通孔导体51a～57a、51b～57b的数量设定成3个，将等效串联电阻设定成期望值。因而，第一内部电极21～24彼此就通过三个通电路径电气上连接，第二内部电极31～34彼此也通过三个通电路径电气上连接。
此外，形成各通孔导体51a～57a、51b～57b的位置，如图26中所示的，也可以为位于形成有各通孔导体51a～57a、51b～57b的各个介电体层11～18上的内部电极的21～24、31～34的外围部的外侧。在图26中所示的叠层电容器92中，通过分别将根据第一实施方式的叠层电容器C1中的通孔导体51a～57a、51b～57b的数量分别设定成2个，将等效串联电阻设定成期望值。因而，第一内部电极21～24彼此就通过两个通电路径电气上连接，第二内部电极31～34彼此也通过两个通电路径电气上连接。
以上，虽然就本发明的优选实施方式进行了说明，但是本发明不限定于上述实施方式和变形例。例如，介电体层11～19、73、83的叠层数和第一和第二内部电极21～24、75、77、31～34、85、87的叠层数不限定于上述实施方式中所述的数量。经由引出导体25、35直接连接于端子电极3、5的内部电极的数量和叠层方向上的位置不限于上述实施方式中所述的数量和位置。第一电容器部61的数量和叠层方向上的位置也不限于上述实施方式中所述的数量和位置。
此外，也可以将本发明，如图27中所述，运用于阵列状的叠层电容器。阵列状的叠层电容器备有叠层体94，在该叠层体94上并列配置四个电容器部。
根据这样描述的本发明，显然本发明可以以种种方式变动。这些变动不应看成脱离本发明的精神和范围，而所有这些修改因为对本专业的技术人员将是显而易见的而属于所附权利要求书的范围内。

Claims (12)

1.一种叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，
所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述多个第一内部电极经由通孔导体相互电气上连接，
所述多个第二内部电极经由通孔导体相互电气上连接，
所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由第一引出导体电气上连接于所述第一端子电极，
所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
2.一种叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，
所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述多个第一内部电极经由通孔导体相互电气上连接，
所述多个第二内部电极经由通孔导体相互电气上连接，
所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由第一引出导体电气上连接于所述第一端子电极，
所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
3.根据权利要求1或权利要求2所述的叠层电容器，其特征在于，
通过分别进一步调整电气上将所述多个第一内部电极彼此连接的所述通孔导体的数量、与电气上将所述多个第二内部电极彼此连接的所述通孔导体的数量，将等效串联电阻设定成期望值。
4.根据权利要求1或权利要求2所述的叠层电容器，其特征在于，
所述多个第一内部电极彼此并联连接，
所述多个第二内部电极彼此并联连接。
5.一种叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，
包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述第一数量的第一内部电极经由通孔导体相互电气上连接，
所述第二数量的第二内部电极经由通孔导体相互电气上连接，
所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由第一引出导体电气上连接于所述第一端子电极，
所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
6.一种叠层电容器，备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极，其特征在于，
包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述第一数量的第一内部电极经由通孔导体相互电气上连接，
所述第二数量的第二内部电极经由通孔导体相互电气上连接，
所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由第一引出导体电气上连接于所述第一端子电极，
所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
7.根据权利要求5或权利要求6所述的叠层电容器，其特征在于，
通过分别进一步调整电气上将所述第一数量的第一内部电极彼此连接的所述通孔导体的数量、与电气上将所述第二数量的第二内部电极彼此连接的所述通孔导体的数量，将等效串联电阻设定成期望值。
8.根据权利要求5或权利要求6所述的叠层电容器，其特征在于
所述第一数量的第一内部电极彼此并联连接，
所述第二数量的第二内部电极彼此并联连接。
9.一种叠层电容器的等效串联电阻的调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，
所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述多个第一内部电极经由通孔导体相互电气上连接，
所述多个第二内部电极经由通孔导体相互电气上连接，
所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由第一引出导体电气上连接于所述第一端子电极，
所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
10.一种叠层电容器的等效串联电阻的调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，
所述多个内部电极包括交互配置的多个第一内部电极与多个第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述多个第一内部电极经由通孔导体相互电气上连接，
所述多个第二内部电极经由通孔导体相互电气上连接，
所述多个第一内部电极中的一个以上、比该第一内部电极的总数少一个的数以下的第一内部电极，经由第一引出导体电气上连接于所述第一端子电极，
所述多个第二内部电极中的一个以上、比该第二内部电极的总数少一个的数以下的第二内部电极，经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
11.一种叠层电容器的等效串联电阻的调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，
包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述第一数量的第一内部电极经由通孔导体相互电气上连接，
所述第二数量的第二内部电极经由通孔导体相互电气上连接，
所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由第一引出导体电气上连接于所述第一端子电极，
所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的数量、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的数量，将等效串联电阻设定成期望值。
12.一种叠层电容器的等效串联电阻的调整方法，是备有多个介电体层与多个内部电极交互叠层的叠层体、和在该叠层体上形成的多个端子电极的叠层电容器的等效串联电阻的调整方法，其特征在于，
包括作为所述多个内部电极的电容器部，该电容器部含有交互配置的第一数量的第一内部电极与第二数量的第二内部电极，
所述多个端子电极包括相互电气上绝缘的第一和第二端子电极，
所述第一数量的第一内部电极经由通孔导体相互电气上连接，
所述第二数量的第二内部电极经由通孔导体相互电气上连接，
所述第一数量的第一内部电极中的一个以上、比所述第一数量少一个的数以下的第一内部电极经由第一引出导体电气上连接于所述第一端子电极，
所述第二数量的第二内部电极中的一个以上、比所述第二数量少一个的数以下的第二内部电极经由第二引出导体电气上连接于所述第二端子电极，
通过分别调整经由所述第一引出导体电气上连接于所述第一端子电极的所述第一内部电极的所述叠层体的叠层方向上的位置、与经由所述第二引出导体电气上连接于所述第二端子电极的所述第二内部电极的所述叠层体的叠层方向上的位置，将等效串联电阻设定成期望值。
CN200610001185A 2005-01-13 2006-01-13 叠层电容器和叠层电容器的等效串联电阻调整方法 Active CN100587866C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005006644 2005-01-13
JP2005006644A JP4167231B2 (ja) 2005-01-13 2005-01-13 積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法

Publications (2)

Publication Number Publication Date
CN1805087A CN1805087A (zh) 2006-07-19
CN100587866C true CN100587866C (zh) 2010-02-03

Family

ID=36653009

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610001185A Active CN100587866C (zh) 2005-01-13 2006-01-13 叠层电容器和叠层电容器的等效串联电阻调整方法

Country Status (5)

Country Link
US (1) US7388737B2 (zh)
JP (1) JP4167231B2 (zh)
KR (1) KR101130986B1 (zh)
CN (1) CN100587866C (zh)
TW (1) TW200634870A (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4230469B2 (ja) * 2005-03-31 2009-02-25 Ｔｄｋ株式会社 積層コンデンサ
US8388345B2 (en) * 2005-04-13 2013-03-05 Clifford J. Ruddle Method for cleaning a root canal system
US7697262B2 (en) 2005-10-31 2010-04-13 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals
JP4335237B2 (ja) * 2006-07-21 2009-09-30 Ｔｄｋ株式会社 貫通型積層コンデンサ
JP4364892B2 (ja) 2006-08-09 2009-11-18 Ｔｄｋ株式会社 積層型フィルタ
JP4364894B2 (ja) 2006-08-29 2009-11-18 Ｔｄｋ株式会社 積層型フィルタ
US8238116B2 (en) 2007-04-13 2012-08-07 Avx Corporation Land grid feedthrough low ESL technology
JP4475298B2 (ja) * 2007-07-09 2010-06-09 Ｔｄｋ株式会社 積層コンデンサ
KR100925603B1 (ko) * 2007-09-28 2009-11-06 삼성전기주식회사 적층형 캐패시터
WO2009066507A1 (ja) * 2007-11-22 2009-05-28 Murata Manufacturing Co., Ltd. 積層セラミック電子部品
US8446705B2 (en) * 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
US20100188799A1 (en) * 2009-01-28 2010-07-29 Avx Corporation Controlled esr low inductance capacitor
KR101141328B1 (ko) 2009-03-17 2012-05-03 삼성전기주식회사 적층형 칩 캐패시터, 적층형 칩 캐패시터 어셈블리 및 그 제조방법
KR100946101B1 (ko) * 2009-08-24 2010-03-10 삼성전기주식회사 적층형 캐패시터
US20130334657A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Planar interdigitated capacitor structures and methods of forming the same
US9418788B2 (en) * 2014-03-16 2016-08-16 Apple Inc. Precision half cell for sub-FEMTO unit cap and capacitive DAC architecture in SAR ADC
KR102037265B1 (ko) * 2014-12-12 2019-11-26 삼성전기주식회사 적층세라믹 커패시터 및 그 제조방법
KR102505445B1 (ko) * 2016-07-04 2023-03-03 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조방법
KR101867982B1 (ko) * 2016-07-20 2018-06-18 삼성전기주식회사 커패시터 및 그 실장 기판
JP6914066B2 (ja) * 2017-03-21 2021-08-04 株式会社村田製作所 積層型電子部品
KR102126414B1 (ko) * 2018-10-05 2020-06-24 삼성전기주식회사 적층 세라믹 전자부품
KR20190116124A (ko) 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369545A (en) * 1993-06-30 1994-11-29 Intel Corporation De-coupling capacitor on the top of the silicon die by eutectic flip bonding
JP3511569B2 (ja) 1998-03-03 2004-03-29 Ｔｄｋ株式会社 積層コンデンサ
JP3336954B2 (ja) * 1998-05-21 2002-10-21 株式会社村田製作所 積層コンデンサ
JP3489728B2 (ja) * 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
US6327134B1 (en) * 1999-10-18 2001-12-04 Murata Manufacturing Co., Ltd. Multi-layer capacitor, wiring board, and high-frequency circuit
US6570477B2 (en) * 2000-05-09 2003-05-27 Innochips Technology Low inductance multilayer chip and method for fabricating same
JP4332634B2 (ja) * 2000-10-06 2009-09-16 Ｔｄｋ株式会社 積層型電子部品
US7054136B2 (en) 2002-06-06 2006-05-30 Avx Corporation Controlled ESR low inductance multilayer ceramic capacitor
JP4287822B2 (ja) * 2005-01-25 2009-07-01 Ｔｄｋ株式会社 積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法

Also Published As

Publication number Publication date
KR101130986B1 (ko) 2012-03-28
CN1805087A (zh) 2006-07-19
US20060152886A1 (en) 2006-07-13
US7388737B2 (en) 2008-06-17
JP2006196685A (ja) 2006-07-27
JP4167231B2 (ja) 2008-10-15
TW200634870A (en) 2006-10-01
KR20060082795A (ko) 2006-07-19

Similar Documents

Publication Publication Date Title
CN100587866C (zh) 叠层电容器和叠层电容器的等效串联电阻调整方法
CN1841592B (zh) 叠层电容器
KR100899300B1 (ko) 적층 콘덴서 어레이
US7298604B2 (en) Multilayer capacitor and method of adjusting equivalent series resistance of multilayer capacitor
CN100433211C (zh) 积层电容器
CN1661741B (zh) 层叠电容器
CN102299003B (zh) 多层陶瓷电容器
CN1832072B (zh) 叠层电容器和叠层电容器的等价串联电阻调整方法
US20030102502A1 (en) Multilayer capacitor
US20120162853A1 (en) Multilayer capacitor
US7283348B2 (en) Multilayer capacitor
WO2007060818A1 (ja) 積層コンデンサ
CN101110295B (zh) 贯通型叠层电容器
JP4475298B2 (ja) 積層コンデンサ
CN101106017B (zh) 贯通型叠层电容器
US7149071B2 (en) Controlled resistance capacitors
CN101465204B (zh) 叠层电容器阵列
US20080225463A1 (en) Layered capacitor and mounting structure
CN101510463B (zh) 叠层电容器
JP4961818B2 (ja) 積層コンデンサ
KR101027308B1 (ko) 적층 콘덴서 어레이
US9036330B2 (en) Multilayer chip capacitor and method of fabricating the same
US20090168296A1 (en) Through-type multilayer capacitor array

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant