JP3489728B2 - 積層コンデンサ、配線基板および高周波回路 - Google Patents

積層コンデンサ、配線基板および高周波回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、積層コンデン
サ、配線基板および高周波回路に関するもので、特に、
高周波回路において有利に適用され得る積層コンデン
サ、ならびに、この積層コンデンサを用いて構成され
る、配線基板および高周波回路に関するものである。
【０００２】
【従来の技術】従来からある最も典型的な積層コンデン
サは、たとえばセラミック誘電体からなり、積層される
複数の誘電体層、ならびに複数のコンデンサユニットを
形成するように特定の誘電体層を介して互いに対向しな
がら誘電体層の積層方向に交互に配置される複数対の第
１および第２の内部電極を有する、コンデンサ本体を備
えている。コンデンサ本体の第１および第２の端面に
は、それぞれ、第１および第２の外部端子電極が形成さ
れる。第１の内部電極は、コンデンサ本体の第１の端面
上にまで延び、ここで第１の外部端子電極に電気的に接
続され、また、第２の内部電極は、第２の端面上にまで
延び、ここで第２の外部端子電極に電気的に接続され
る。
【０００３】この積層コンデンサにおいて、たとえば第
２の外部端子電極から第１の外部端子電極へと流れる電
流は、第２の外部端子電極から第２の内部電極へと流
れ、この第２の内部電極から誘電体層を通って第１の内
部電極に至り、次いで、この第１の内部電極内を通って
第１の外部端子電極へと至る。
【０００４】コンデンサの等価回路は、コンデンサの容
量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価
直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとし
たとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】この等価回路では、共振周波数（ｆ0 ）
は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/ 2 〕となり、共振
周波数より高い周波数では、コンデンサとして機能しな
くなる。言い換えると、ＬすなわちＥＳＬ値が小さけれ
ば、共振周波数（ｆ0 ）は高くなり、より高周波で使用
できることになる。なお、内部電極に銅を用いてＥＳＲ
を小さくすることなども考えられているが、マイクロ波
領域で使うためには低ＥＳＬ化が図られたコンデンサが
必要となる。
【０００６】また、ワークステーションやパーソナルコ
ンピュータ等のマイクロプロセッシングユニット（ＭＰ
Ｕ）のＭＰＵチップに電源を供給する電源回路に接続さ
れるデカップリングコンデンサとして用いられるコンデ
ンサにおいても、低ＥＳＬ化が求められている。
【０００７】図１４は、上述したＭＰＵ３１および電源
部３２に関する接続構成の一例を図解的に示すブロック
図である。
【０００８】図１４を参照して、ＭＰＵ３１は、ＭＰＵ
チップ３３およびメモリ３４を備える。電源部３２は、
ＭＰＵチップ３３に電源を供給するためのもので、電源
部３２からＭＰＵチップ３３に至る電源回路には、デカ
ップリングコンデンサ３５が接続されている。また、Ｍ
ＰＵチップ３３からメモリ３４側には、信号回路が構成
されている。
【０００９】上述したようなＭＰＵ３１に関連して用い
られるデカップリングコンデンサ３５の場合でも、通常
のデカップリングコンデンサと同様、ノイズ吸収や電源
の変動に対する平滑化のために用いられるが、さらに、
最近では、ＭＰＵチップ３３において、その動作周波数
が５００ＭＨｚを超えて１ＧＨｚにまで達するものが計
画されており、このようなＭＰＵチップ３３に関連して
高速動作が要求される用途にあっては、クイックパワー
サプライとしての機能（立ち上がり時等の電力が急に必
要な時に、コンデンサに充電された電気量から数ナノ秒
の間に電力を供給する機能）が必要である。
【００１０】このため、ＭＰＵ３１におけるデカップリ
ングコンデンサ３３にあっても、インダクタンス成分が
できるだけ低い、たとえば１０ｐＨ以下であることが必
要となってきており、このようにインダクタンス値の低
いコンデンサの実現が望まれている。
【００１１】より具体的に説明すると、あるＭＰＵチッ
プ（動作クロック周波数４５０ＭＨｚ）３３では、ＤＣ
１．８〜２．０Ｖが供給され、消費電力は約２３Ｗ、す
なわち１２Ａ位の電流が流れる設計になっている。その
消費電力の低減化のために、ＭＰＵ３１が動作していな
い時はスリープモードとして、消費電力を１Ｗ以下にま
で落とす仕様が採用されている。スリープモードからア
クティブモードへの変換時、ＭＰＵチップ３３には、そ
の動作数クロックのうちにアクティブモードに必要な電
力が供給される必要がある。動作周波数４５０ＭＨｚで
は、スリープモードからアクティブモードへの変換時に
おいて、４〜７ナノ秒という時間の間に電力を供給する
必要がある。
【００１２】しかし、上述の電力を供給することは、電
源部３２からでは間に合わないため、電源部３２から電
源を供給するまでの時間、ＭＰＵチップ３３近傍に置く
デカップリングコンデンサ３５に充電されている電荷を
放電してからＭＰＵチップ３３に電源を供給することが
行なわれる。
【００１３】動作クロック周波数が１ＧＨｚのものにあ
っては、このような機能を満足させるために、ＭＰＵチ
ップ３３近傍のデカップリングコンデンサ３５のＥＳＬ
は、少なくとも１０ｐＨ以下であることが必要となる。
【００１４】
【発明が解決しようとする課題】一般的な積層コンデン
サのＥＳＬは、５００〜８００ｐＨ程度であり、上述し
たような１０ｐＨ以下には程遠い。このように、インダ
クタンス成分が積層コンデンサにおいてもたらされるの
は、積層コンデンサにおいて流れる電流の方向によって
その方向が決まる磁束が誘起され、この磁束に起因して
自己インダクタンス成分が生じるためである。
【００１５】上述したような背景の下、低ＥＳＬ化を図
り得る積層コンデンサの構造が、たとえば、米国特許第
５８８０９２５号、特開平２−１５９００８号公報、特
開平１１−１４４９９６号公報、特開平７−２０１６５
１号公報等において提案されている。
【００１６】上述の低ＥＳＬ化は、主として、積層コン
デンサにおいて誘起される磁束の相殺によるもので、こ
のような磁束の相殺が生じるようにするため、積層コン
デンサにおいて流れる電流の方向を多様化することが行
なわれている。そして、この電流の方向の多様化のた
め、コンデンサ本体の外表面上に形成される端子電極の
数を増やすことによって、これに電気的に接続されるよ
うに引き出される内部電極の引出し部分の数を増やすと
ともに、内部電極の引き出し部分をいくつかの方向に向
けることが行なわれている。
【００１７】しかしながら、上述したように提案されて
いる積層コンデンサにおける低ＥＳＬ化のための対策
は、効果の点において、未だ不十分である。
【００１８】たとえば、米国特許第５８８０９２５号お
よび特開平２−１５９００８号公報では、内部電極をコ
ンデンサ本体の対向する２つの側面にまで引き出す構造
が記載されているが、約１００ｐＨ程度までしか低ＥＳ
Ｌ化を図ることができないものと推測される。
【００１９】また、特開平１１−１４４９９６号公報で
は、内部電極をコンデンサ本体の４つの側面に引き出す
構造が記載されているが、最も優れたＥＳＬ値として、
４０ｐＨが記載されているにすぎない。
【００２０】また、特開平７−２０１６５１号公報で
は、内部電極をコンデンサ本体の上下の主面にまで引き
出す構造が記載されているが、最も優れたＥＳＬ値とし
て、５０ｐＨが記載されているにすぎない。
【００２１】そのため、このような積層コンデンサが用
いられるＭＰＵチップ用の（電源ラインを含む）高周波
回路において、従来は、たとえば１０ｐＨ以下といった
ＥＳＬを実現するため、複数の積層コンデンサを並列に
接続した状態として配線基板に実装することが行なわれ
ている。その結果、積層コンデンサのための実装面積が
大きくなり、このような高周波回路を構成する電気機器
の小型化を阻害する原因となっている。
【００２２】そこで、この発明の目的は、低ＥＳＬ化を
より効果的に図り得るように改良された積層コンデンサ
を提供しようとすることである。
【００２３】この発明の他の目的は、上述したような積
層コンデンサを用いて構成される、配線基板および高周
波回路を提供しようとすることである。
【００２４】
【課題を解決するための手段】この発明に係る積層コン
デンサは、相対向する２つの主面およびこれら主面間を
連結する４つの側面を有する直方体状のコンデンサ本体
を備えている。また、このコンデンサ本体は、主面の方
向に延びる複数の誘電体層、およびコンデンサユニット
を形成するように特定の誘電体層を介して互いに対向す
る少なくとも１対の第１および第２の内部電極を備えて
いる。
【００２５】このような積層コンデンサにおいて、上述
した技術的課題を解決するため、この発明によれば、次
のような構成が採用される。
【００２６】 すなわち、コンデンサ本体の少なくとも
対向する２つの側面の各々上には、第１および第２の側
面端子電極が形成されるとともに、コンデンサ本体の少
なくとも一方の主面上には、第１および第２の主面端子
電極が形成される。第１の側面端子電極と第２の側面端
子電極とは、各側面上において、互いに隣り合うように
配列される。
【００２７】そして、上述の第１および第２の側面端子
電極には、それぞれ、第１および第２の内部電極の各端
縁が電気的に接続されるとともに、第１および第２の主
面端子電極には、それぞれ、第１および第２の内部電極
が電気的に接続される。また、第２の内部電極に対して
電気的に絶縁された状態で第１の内部電極と第１の主面
端子電極とを電気的に接続する第１のビアホール導体
と、第１の内部電極に対して電気的に絶縁された状態で
第２の内部電極と第２の主面端子電極とを電気的に接続
する第２のビアホール導体とを備える、
【００２８】この発明において、第１および第２の側面
端子電極は、好ましくは、４つの側面の各々上に形成さ
れる。
【００２９】また、この発明において、第１の側面端子
電極と第２の側面端子電極とは、好ましくは、４つの側
面を通して、互いに隣り合うように配列される。
【００３０】また、この発明において、主面端子電極
は、一方の主面上にのみ形成されても、２つの主面の各
々上に形成されてもよい。
【００３１】
【００３２】また、この発明において、主面端子電極
は、各主面上において、第１の主面端子電極に最も近い
ものが第２の主面端子電極となり、かつ第２の主面端子
電極に最も近いものが第１の主面端子電極となるように
配置されていることが好ましい。
【００３３】また、第１の主面端子電極が、一方の主面
上に形成され、第２の主面端子電極が、他方の主面上に
形成されるようにしてもよい。
【００３４】
【００３５】また、この発明において、側面端子電極
は、隣り合う２つの側面に跨って形成されているものを
含んでいてもよい。
【００３６】また、この発明において、主面は、実質的
に正方形であることが好ましい。
【００３７】また、この発明に係る積層コンデンサは、
ＭＰＵに備えるＭＰＵチップのための電源回路に接続さ
れるデカップリングコンデンサとして有利に用いられ
る。
【００３８】この発明は、また、上述したような積層コ
ンデンサが実装された、配線基板にも向けられる。
【００３９】この発明に係る配線基板には、たとえば、
ＭＰＵチップが実装される。
【００４０】また、この発明に係る配線基板において、
好ましくは、積層コンデンサに備える主面端子電極は、
バンプにより接続される。さらに、積層コンデンサに備
える側面端子電極が配線基板に接続されてもよい。
【００４１】この発明は、さらに、上述したような積層
コンデンサを備える、高周波回路にも向けられる。
【００４２】
【発明の実施の形態】図１ないし図４は、この発明の第
１の実施形態による積層コンデンサ１を示している。こ
こで、図１は、積層コンデンサ１における端子電極の配
置状態を図解的に示す平面図であり、図２は、積層コン
デンサ１の外観を示す斜視図であり、図３は、積層コン
デンサ１の内部構造を示す平面図であり、図３におい
て、（１）と（２）とは互いに異なる断面が示され、図
４は、図３の線ＩＶ−ＩＶに沿う断面図である。
【００４３】積層コンデンサ１は、相対向する２つの主
面２および３ならびにこれら主面２および３間を連結す
る４つの側面４、５、６および７を有する直方体状のコ
ンデンサ本体８を備えている。この実施形態では、主面
２および３は、実質的に正方形である。
【００４４】コンデンサ本体８は、主面２および３の方
向に延びる、たとえばセラミック誘電体からなる複数の
誘電体層９、ならびにコンデンサユニットを形成するよ
うに特定の誘電体層９を介して互いに対向する複数対の
第１および第２の内部電極１０および１１を備えてい
る。この例では、第１および第２の内部電極１０および
１１は、互いに同一形状であって、互いに９０度回転さ
せたものとなっているので、内部電極パターンとして
は、単に１種類用意すればよいだけであり、したがて効
率が良い。
【００４５】なお、この明細書において、「コンデンサ
ユニット」とは、対をなす内部電極によって静電容量が
形成される最小単位をいう。
【００４６】コンデンサ本体８の側面４〜７上には、各
々複数の第１および第２の側面端子電極１２および１３
が、それぞれ、帯状の形態をなしかつ主面２および３の
各一部にまで延びるように形成されている。
【００４７】より詳細には、第１および第２の側面端子
電極１２および１３は、合わせて３個ずつ側面４〜７の
各々上に配置されている。また、第１の側面端子電極１
２と第２の側面端子電極１３とは、側面４〜７の各々上
において、互いに隣り合うように配列されていて、しか
も、４つの側面４〜７を通して、互いに隣り合うように
配列されている。
【００４８】コンデンサ本体８の一方の主面２上には、
各々複数の第１および第２の主面端子電極１４および１
５が、スポット状の形態をなして形成されている。
【００４９】より具体的には、各々２個の第１および第
２の主面端子電極１４および１５が主面２上に形成され
ていて、第１の主面端子電極１４に最も近いものが第２
の主面端子電極１５となり、かつ第２の主面端子電極１
５に最も近いものが第１の主面端子電極１４となるよう
に配置されている。
【００５０】図３（１）は、第１の内部電極１０が通る
断面を示し、また、図３（２）は、第２の内部電極１１
が通る断面を示している。
【００５１】図３（１）および図４に示すように、第１
の内部電極１０は、４つの側面４〜７の各々にまで届く
ように引き出され、その端縁において、第１の側面端子
電極１２に電気的に接続されている。
【００５２】また、図３（２）および図４に示すよう
に、第２の内部電極１１は、４つの側面４〜７の各々に
まで届くように引き出され、その端縁において、第２の
側面端子電極１３に電気的に接続されている。
【００５３】また、コンデンサ本体８の内部には、第１
の内部電極１０と第１の主面端子電極１４とを電気的に
接続するように特定の誘電体層９を貫通して延びる第１
のビアホール導体１６が設けられるとともに、第２の内
部電極１１と第２の主面端子電極１５とを電気的に接続
するように特定の誘電体層９を貫通して延びる第２のビ
アホール導体１７が設けられている。
【００５４】この実施形態では、より大きな静電容量が
得られるようにするため、それぞれ複数の第１および第
２の内部電極１０および１１が、誘電体層９の積層方向
に交互に配置され、それによって、第１の内部電極１０
と第２の内部電極１１との対向する部分の数が複数とさ
れ、複数のコンデンサユニットを形成するようにされて
いる。そして、これら複数のコンデンサユニットは、上
述した第１および第２のビアホール導体１６および１７
によって並列接続される。
【００５５】上述の構成の結果、第１のビアホール導体
１６は、第２の内部電極１１を貫通しながら複数の第１
の内部電極１０を互いに電気的に接続するように延び、
かつ、第２のビアホール導体１７は、第１の内部電極１
０を貫通しながら複数の第２の内部電極１１を互いに電
気的に接続するように延びている。
【００５６】また、第２の内部電極１１は、第１のビア
ホール導体１６が貫通する部分の周囲にギャップ１８を
形成していて、それによって、第１のビアホール導体１
６は、第２の内部電極１１に対して電気的に絶縁された
状態とされている。また、第１の内部電極１０は、第２
のビアホール導体１７が貫通する部分の周囲にギャップ
１９を形成していて、それによって、第２のビアホール
導体１７は、第１の内部電極１０に対して電気的に絶縁
された状態とされている。
【００５７】以上のような構成を有する積層コンデンサ
１における端子電極１２〜１５の配置状態が図１に示さ
れている。図１において、側面端子電極１２および１３
は、四角形で示され、第１の側面端子電極１２と第２の
側面端子電極１３とを区別するため、第１の側面端子電
極１２には黒塗りが施されている。また、主面端子電極
１４および１５は、円形で示され、第１の主面端子電極
１４と第２の主面端子電極１５とを区別するため、第１
の主面端子電極１４には黒塗りが施されている。
【００５８】図１には、また、ある時点での電流の流れ
の典型的なものが矢印で示されている。
【００５９】図１に示した矢印からわかるように、積層
コンデンサ１によれば、コンデンサ本体８の側面４〜７
の近傍においても、主面２の中央部においても、電流は
種々の方向へ流れ、そのため、これら電流によって誘起
される磁束が効果的に相殺され、磁束の発生を抑制する
ことができるとともに、電流長を短くすることができ
る。その結果、積層コンデンサ１のＥＳＬを低減するこ
とができる。
【００６０】また、積層コンデンサ１のコンデンサ本体
８の主面２および３は、実質的に正方形であるので、長
方形の場合に比べると、上述した側面端子電極１２およ
び１３ならびに主面端子電極１４および１５を、磁束の
相殺効果を高めるように、バランス良く配置することが
容易であり、このことも、低ＥＳＬ化に効果的である。
【００６１】図５は、この発明の第２の実施形態を示
す、図４に相当する図である。図５において、図４に示
した要素に相当する要素には同様の参照符号を付し、重
複する説明は省略する。
【００６２】図５に示した積層コンデンサ１ａは、第１
の主面端子電極１４が一方の主面２上に形成されるが、
第２の主面端子電極１５は、他方の主面３上に形成され
ていることを特徴としている。
【００６３】図６は、この発明の第３の実施形態を示
す、図４に相当する図である。図６において、図４に示
した要素に相当する要素には同様の参照符号を付し、重
複する説明は省略する。
【００６４】図６に示した積層コンデンサ１ｂは、第１
および第２の主面端子電極１４および１５の双方が、２
つの主面２および３の各々上に形成されていることを特
徴としている。
【００６５】上述の図５に示した積層コンデンサ１ａお
よび図６に示した積層コンデンサ１ｂについても、端子
電極１２〜１５の配置状態に関して、図１に示すように
図示することができる。
【００６６】なお、図１ないし図４に示した積層コンデ
ンサ１にあっては、第１および第２のビアホール導体１
６における図４に示した断面上での電流の流れを逆方向
に向けることができる。これに対して、図５に示した積
層コンデンサ１ａおよび図６に示した積層コンデンサ１
ｂにあっては、第１および第２のビアホール導体１６お
よび１７に流れる電流が互いに同じ方向になる。このこ
とから、低ＥＳＬ化に対する効果については、第１の実
施形態に係る積層コンデンサ１がより優れているという
ことができる。
【００６７】図１ないし図４に示した積層コンデンサ１
の低ＥＳＬ化に対する効果を確認するため、図７に示し
た比較例１としての積層コンデンサ２０および図８に示
した比較例２としての積層コンデンサ２１をそれぞれ用
意した。図７および図８は、図１と同様の方法によって
積層コンデンサ２０および２１をそれぞれ図示してお
り、比較を容易にするため、相当の要素には同様の参照
符号を付している。
【００６８】図１に示した積層コンデンサ１において
は、各々６個の第１および第２の側面端子電極１２およ
び１３ならびに各々２個の第１および第２の主面端子電
極１４および１５を備え、合計１６個の端子電極１２〜
１５を備えているが、図７および図８に示した積層コン
デンサ２０および２１の各々においても、これら端子電
極１２〜１５の合計数が同じ１６とされている。
【００６９】より詳細には、図７に示した積層コンデン
サ２０においては、各々８個の第１および第２の側面端
子電極１２および１３のみが形成され、端子電極の合計
数が１６とされている。他方、図８に示した積層コンデ
ンサ２１においては、各々８個の第１および第２の主面
端子電極１４および１５が形成され、端子電極の合計数
が１６とされている。
【００７０】また、積層コンデンサ１、２０および２１
の各々において、コンデンサ本体８の寸法および形状
は、互いに同じとし、主面２の寸法は、共通して、２．
５ｍｍ×２．５ｍｍとしている。
【００７１】このように、端子電極の合計数が同じ１６
とされかつ同じ寸法および形状を有するコンデンサ本体
８を備える、積層コンデンサ１、２０および２１の各々
について、ネットワークアナライザによって周波数特性
を測定し、自己共振周波数からＥＳＬを求めたところ、
図１に示した積層コンデンサ１にあっては、１２ｐＨの
ＥＳＬが得られ、図７に示した積層コンデンサ２０にあ
っては、１６ｐＨのＥＳＬが得られ、図８に示した積層
コンデンサ２１にあっては、２４ｐＨのＥＳＬが得られ
た。
【００７２】上述のことから、端子電極１２〜１５の合
計数を同じにしたとき、側面端子電極１２および１３と
主面端子電極１４および１５との双方を形成する方が、
側面端子電極１２および１３のみ、あるいは主面端子電
極１４および１５のみを形成した場合に比べて、ＥＳＬ
をより低くできることがわかる。
【００７３】すなわち、側面と主面それぞれに端子電極
を設けることにより、効率的に磁束の発生を抑制する相
互作用が生じて、側面単独または主面単独に端子電極を
設けることからは類推し得ない低ＥＳＬのコンデンサを
得ることができる。
【００７４】図９ないし図１１には、この発明のさらに
他の実施形態が示されている。これらの図面は、図１と
同様の方法によって各実施形態を図示している。図９な
いし図１１において、図１に示した要素に相当する要素
には同様の参照符号を付し、重複する説明は省略する。
【００７５】図９に示した積層コンデンサ２２は、側面
端子電極１２および１３のいくつかが、隣り合う２つの
側面４および５、５および６、６および７、ならびに７
および４にそれぞれ跨って形成されていることを特徴と
している。
【００７６】図９に示した積層コンデンサ２２によれ
ば、図１に示した積層コンデンサ１に比べて、さらなる
低ＥＳＬ化が可能であることが確認されている。すなわ
ち、前述した実験でおいて用いたコンデンサ本体８と同
様の寸法および形状を有するコンデンサ本体８を用いて
積層コンデンサ２２を構成したとき、８ｐＨのＥＳＬが
得られることが確認された。
【００７７】なお、図９に示した積層コンデンサ２２に
おいて、図６に示すように、主面端子電極１４および１
５を２つの主面２および３の各々上に形成したとき、Ｅ
ＳＬが若干高くなり、１２ｐＨのＥＳＬ値を示すことが
確認された。
【００７８】図１０に示した積層コンデンサ２７は、主
面２および３の形状が長方形であるコンデンサ本体８を
備えている。
【００７９】また、積層コンデンサ２７においては、主
面２および３の長辺方向に延びる側面４上に、各々２個
の第１および第２の側面端子電極１２および１３を形成
するとともに、側面４に対向する側面６上にも、各々２
個の第１および第２の側面端子電極１２および１３を形
成している。
【００８０】また、積層コンデンサ２７にあっては、合
計で３個の第１および第２の主面端子電極１４および１
５を形成している。
【００８１】この積層コンデンサ２７について、主面２
および３の寸法を３．２ｍｍ×１．６ｍｍとされたもの
においてＥＳＬを求めたところ、４３ｐＨのＥＳＬが得
られた。
【００８２】
【００８３】
【００８４】
【００８５】
【００８６】図１１に示した積層コンデンサ２８では、
４つの側面４〜７の各々上に、各々２個の第１および第
２の側面端子電極１２および１３が形成され、合計１６
個の側面端子電極１２および１３が形成されている。
【００８７】以上述べた種々の実施形態からわかるよう
に、側面端子電極１２および１３の数および位置は、適
宜変更することができる。同様に、主面端子電極１４お
よび１５についても、その数や位置を適宜変更すること
ができる。
【００８８】
【００８９】この発明に係る積層コンデンサは、たとえ
ば、前述の図１４に示したＭＰＵ３１に備えるデカップ
リングコンデンサ３５として有利に用いることができ
る。このように、この発明に係る積層コンデンサをデカ
ップリングコンデンサとして用いているＭＰＵの構造に
ついて、図１２および図１３にそれぞれ示した構造例に
従って以下に説明する。
【００９０】図１２を参照して、ＭＰＵ３６は、下面側
にキャビティ３７が設けられた多層構造の配線基板３８
を備えている。配線基板３８の上面には、ＭＰＵチップ
３９が表面実装されている。また、配線基板３８のキャ
ビティ３７内には、デカップリングコンデンサとして機
能する、この発明に係る積層コンデンサ４０が収容され
ている。さらに、配線基板３８は、マザーボード４１上
に表面実装されている。
【００９１】配線基板３８の表面および内部には、概略
的に図示されるように、ＭＰＵ３６において必要な配線
導体が形成されていて、これら配線導体によって、図１
４に示すような接続が達成される。
【００９２】代表的なものについて説明すると、配線基
板３８の内部には、電源用ホット側電極４２およびグラ
ウンド電極４３が形成されている。
【００９３】電源用ホット側電極４２は、ビアホール導
体４４を介して、積層コンデンサ４０の特定の主面端子
電極４５および特定の側面端子電極４６に電気的に接続
され、ビアホール導体４７を介して、ＭＰＵチップ３９
の特定の端子４８に電気的に接続され、さらに、ビアホ
ール導体４９を介して、マザーボード４１のホット側導
電ランド５０に電気的に接続されている。
【００９４】また、グラウンド電極４３は、ビアホール
導体５１を介して、積層コンデンサ４０の特定の主面端
子電極５２および特定の側面端子電極５３に電気的に接
続され、ビアホール導体５４を介して、ＭＰＵチップ３
９の特定の端子５５に電気的に接続され、さらに、ビア
ホール導体５６を介して、マザーボード４１のグラウン
ド側導電ランド５７に電気的に接続されている。
【００９５】上述した積層コンデンサ４０の主面端子電
極４５および５２とビアホール導体４４および５１との
接続には、図１２では詳細には図示しないが、バンプに
よる接続が適用される。
【００９６】なお、図１２において、図１４に示したメ
モリ３４に相当するメモリの図示は省略されている。
【００９７】次に、図１３に示すＭＰＵ５８は、上述の
図１２に示したＭＰＵ３６と共通する多くの要素を備え
ている。したがって、対応する要素には同様の参照符号
を付し、重複する説明は省略する。
【００９８】図１２に示したＭＰＵ３６に備える積層コ
ンデンサ４０においては、図４に示した実施形態の場合
と同様、主面端子電極４５および５２のすべてが一方の
主面上に形成されたが、図１３に示すＭＰＵ５８に備え
る積層コンデンサ５９においては、図５に示した実施形
態の場合と同様、主面端子電極４５のみが一方の主面上
に形成され、主面端子電極５２が他方の主面上に形成さ
れている。
【００９９】したがって、主面端子電極４５は、ビアホ
ール導体４４を介して、電源用ホット側電極４２に電気
的に接続されているが、主面端子電極５２は、直接、マ
ザーボード４１のグラウンド側導電ランドに電気的に接
続されている。
【０１００】上述した積層コンデンサ５９の主面端子電
極４５および５２の各接続部分にも、図１３では詳細に
は図示しないが、バンプによる接続が適用される。
【０１０１】また、図１３においても、図１４に示した
メモリ３４に相当するメモリの図示が省略されている。
【０１０２】
【発明の効果】以上のように、この発明に係る積層コン
デンサによれば、コンデンサ本体の少なくとも対向する
２つの側面の各々上に第１および第２の側面端子電極が
形成され、コンデンサ本体の少なくとも一方の主面上に
第１および第２の主面端子電極が形成され、第１および
第２の側面端子電極には、それぞれ、誘電体層を介して
対向する第１および第２の内部電極の各端縁が電気的に
接続され、第１および第２の主面端子電極には、それぞ
れ、第１および第２の内部電極が誘電体層を貫通する第
１および第２のビアホール導体を介して電気的に接続さ
れているので、この積層コンデンサ内において流れる電
流を種々の方向へ向けることによって磁束を効果的に相
殺することができるとともに、電流長を短くすることが
でき、したがって、ＥＳＬを小さくすることができる。
【０１０３】このようなことから、積層コンデンサの共
振周波数を高周波化することができ、積層コンデンサが
コンデンサとして機能する周波数域を高周波化すること
ができ、この発明に係る積層コンデンサによれば、電子
回路の高周波化に十分対応することができ、たとえば、
高周波回路におけるバイパスコンデンサやデカップリン
グコンデンサとして有利に用いることができる。
【０１０４】また、ＭＰＵチップ等と組み合わされて使
用されるデカップリングコンデンサにあっては、クイッ
クパワーサプライとしての機能が要求されるが、この発
明に係る積層コンデンサは、ＥＳＬが低いので、このよ
うな用途に向けられても、高速動作に十分対応すること
ができる。
【０１０５】また、この発明に係る積層コンデンサにお
いて備える主面端子電極は、積層コンデンサを適宜の配
線基板上に実装する場合、バンプ接続を有利に適用する
ことを可能にする。現在、たとえばＭＰＵチップのよう
な半導体チップにおいては、動作周波数が高周波化する
に伴って、バンプ接続が多用される傾向にあるが、主面
端子電極の存在は、この傾向に適合するものである。ま
た、このようなバンプ接続は、高密度実装を可能とし、
接続におけるインダクタンス成分の発生を抑えることも
できる。
【０１０６】この発明において、以下のような各実施態
様は、前述したような磁束の相殺をより高めたり、電流
長をより短くしたりして、ＥＳＬの低減により効果的で
ある。
【０１０７】第１に、第１および第２の側面端子電極が
形成される側面の数を、２個さらには４個というように
増やすことである。
【０１０８】第２に、第１の側面端子電極と第２の側面
端子電極とを、各側面上において、互いに隣り合うよう
に配列することである。さらには、第１の側面端子電極
と第２の側面端子電極とを、４つの側面を通して、互い
に隣り合うように配列することが、一層の低ＥＳＬ化に
効果的である。
【０１０９】第３に、主面端子電極として、第１および
第２の内部電極にそれぞれ電気的に接続される第１およ
び第２の主面端子電極を備えることである。この場合、
第１および第２の主面端子電極が、一方の主面上にのみ
形成されることが、一層の低ＥＳＬ化に効果的である。
【０１１０】第４に、主面端子電極として、上述のよう
に、第１および第２の主面端子電極を備えるとき、各主
面上において、第１の主面端子電極に最も近いものが第
２の主面端子電極となり、かつ第２の主面端子電極に最
も近いものが第１の主面端子電極となるように配置され
ていることである。
【０１１１】第５に、側面端子電極のいくつかが、隣り
合う２つの側面に跨って形成されていることである。
【０１１２】第６に、コンデンサ本体の主面が、実質的
に正方形であることである。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による積層コンデン
サ１を図解的に示す平面図である。
【図２】図１に示した積層コンデンサ１の外観を示す斜
視図である。
【図３】図１に示した積層コンデンサ１の内部構造を示
す平面図であり、（１）は第１の内部電極１０が通る断
面を示し、（２）は第２の内部電極１１が通る断面を示
している。
【図４】図１に示した積層コンデンサ１の、図３の線Ｉ
Ｖ−ＩＶに沿う断面図である。
【図５】この発明の第２の実施形態による積層コンデン
サ１ａを示す、図４に相当する図である。
【図６】この発明の第３の実施形態による積層コンデン
サ１ｂを示す、図４に相当する図である。
【図７】図１に示した積層コンデンサ１の第１の比較例
としての積層コンデンサ２０を図解的に示す平面図であ
る。
【図８】図１に示した積層コンデンサ１の第２の比較例
としての積層コンデンサ２１を図解的に示す平面図であ
る。
【図９】この発明の第４の実施形態による積層コンデン
サ２２を図解的に示す平面図である。
【図１０】この発明の第５の実施形態による積層コンデ
ンサ２７を図解的に示す平面図である。
【図１１】この発明の第６の実施形態による積層コンデ
ンサ２８を図解的に示す平面図である。
【図１２】この発明に係る積層コンデンサ４０をデカッ
プリングコンデンサとして用いている、ＭＰＵ３６の構
造を図解的に示す断面図である。
【図１３】図１２とは異なる構造を有する、この発明に
係る積層コンデンサ５９をデカップリングコンデンサと
して用いている、ＭＰＵ５８の構造を図解的に示す断面
図である。
【図１４】この発明にとって興味あるＭＰＵ３１および
電源部３２に関する接続構成を図解的に示すブロック図
である。
【符号の説明】
１，１ａ，１ｂ，２２，２７，２８，４０，５９ 積層
コンデンサ ２，３ 主面 ４〜７ 側面 ８ コンデンサ本体 ９ 誘電体層 １０ 第１の内部電極 １１ 第２の内部電極 １２ 第１の側面端子電極 １３ 第２の側面端子電極 １４ 第１の主面端子電極 １５ 第２の主面端子電極 １６ 第１のビアホール導体 １７ 第２のビアホール導体 １８，１９ ギャップ ３１，３６，５８ ＭＰＵ ３２ 電源部 ３３，３９ ＭＰＵチップ ３５ デカップリングコンデンサ ３８ 配線基板 ４５，５２ 主面端子電極 ４６，５３ 側面端子電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内藤 康行 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 堀 晴雄 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 近藤 隆則 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 相対向する２つの主面およびこれら主面
    間を連結する４つの側面を有する直方体状のコンデンサ
    本体を備え、 前記コンデンサ本体は、前記主面の方向に延びる複数の
    誘電体層、およびコンデンサユニットを形成するように
    特定の前記誘電体層を介して互いに対向する少なくとも
    １対の第１および第２の内部電極を備え、 前記コンデンサ本体の少なくとも対向する２つの前記側
    面の各々上には、第１および第２の側面端子電極が形成
    され、前記第１の側面端子電極と前記第２の側面端子電
    極とは、各前記側面上において、互いに隣り合うように
    配列され、 前記コンデンサ本体の少なくとも一方の主面上には、第
    １および第２の主面端子電極が形成され、 前 記第１および第２の側面端子電極には、それぞれ、前
    記第１および第２の内部電極の各端縁が電気的に接続さ
    れ、 前記第１および第２の主面端子電極には、それぞれ、前
    記第１および第２の内部電極が電気的に接続され、 前記第２の内部電極に対して電気的に絶縁された状態で
    前記第１の内部電極と前記第１の主面端子電極とを電気
    的に接続する第１のビアホール導体と、前記第１の内部
    電極に対して電気的に絶縁された状態で前記第２の内部
    電極と前記第２の主面端子電極とを電気的に接続する第
    ２のビアホール導体とを備える、積層コンデンサ。
  2. 【請求項２】 前記第１および第２の側面端子電極は、
    ４つの前記側面の各々上に形成されている、請求項１に
    記載の積層コンデンサ。
  3. 【請求項３】 前記第１の側面端子電極と前記第２の側
    面端子電極とは、４つの前記側面を通して、互いに隣り
    合うように配列されている、請求項２に記載の積層コン
    デンサ。
  4. 【請求項４】 前記第１および第２の主面端子電極は、
    一方の前記主面上にのみ形成されている、請求項１ない
    し３のいずれかに記載の積層コンデンサ。
  5. 【請求項５】 前記第１および第２の主面端子電極は、
    ２つの前記主面の各々上に形成されている、請求項１な
    いし３のいずれかに記載の積層コンデンサ。
  6. 【請求項６】 前記主面端子電極は、各前記主面上にお
    いて、前記第１の主面端子電極に最も近いものが前記第
    ２の主面端子電極となり、かつ前記第２の主面端子電極
    に最も近いものが前記第１の主面端子電極となるように
    配置されている、請求項１ないし５のいずれかに記載の
    積層コンデンサ。
  7. 【請求項７】 前記第１の主面端子電極は、一方の前記
    主面上に形成され、前記第２の主面端子電極は、他方の
    前記主面上に形成されている、請求項１ないし３のいず
    れかに記載の積層コンデンサ。
  8. 【請求項８】 前記側面端子電極は、隣り合う２つの前
    記側面に跨がって形成されているものを含む、請求項１
    ないし７のいずれかに記載の積層コンデンサ。
  9. 【請求項９】 前記主面は、実質的に正方形である、請
    求項１ないし８のいずれかに記載の積層コンデンサ。
  10. 【請求項１０】 マイクロプロセッシングユニットに備
    えるＭＰＵチップのための電源回路に接続されるデカッ
    プリングコンデンサとして使用される、請求項１ないし
    ９のいずれかに記載の積層コンデンサ。
  11. 【請求項１１】 請求項１ないし１０のいずれかに記載
    の積層コンデンサが実装された、配線基板。
  12. 【請求項１２】 ＭＰＵチップが実装されている、請求
    項１１に記載の配線基板。
  13. 【請求項１３】 前記主面端子電極がバンプにより接続
    されている、請求項１１または１２に記載の配線基板。
  14. 【請求項１４】 前記側面端子電極が接続されている、
    請求項１３に記載の配線基板。
  15. 【請求項１５】 請求項１ないし１０のいずれかに記載
    の積層コンデンサを備える、高周波回路。
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