JP2021093494A - 積層セラミックコンデンサ - Google Patents

Abstract

【課題】抗折強度が高く、かつ、実装厚みを低減することが可能な積層セラミックコンデンサを提供する。【解決手段】本発明の積層セラミックコンデンサは、誘電体層及び内部電極層を含む積層体と、上記積層体の主面に設けられた外部電極と、を備える。上記積層体は、上記内部電極層及び上記外部電極を接続する第１のビア導体、第２のビア導体、第３のビア導体及び第４のビア導体をさらに含む。上記外部電極は、各ビア導体の両側の端面に接続された第１の外部電極と、第２の外部電極と、第３の外部電極と、第４の外部電極とから構成される。いずれの外部電極も上記積層体の側面まで回り込んで設けられていない。上記積層セラミックコンデンサの長さ方向の寸法Ｌに対する、幅方向の寸法Ｗの比Ｗ／Ｌは、０．８５以上１以下であり、上記積層セラミックコンデンサの長さ方向の寸法Ｌは、７５０μｍ以下である。【選択図】図１

Description

本発明は、積層セラミックコンデンサに関する。

近年、携帯電話機や携帯音楽プレイヤーなどの電子機器の小型化や薄型化が進んでいる。電子機器には、積層セラミックコンデンサなどの積層セラミック電子部品が多数搭載されているが、電子機器の小型化に伴って、基板に内蔵されたり、基板表面に実装されたりして電子機器に搭載される積層セラミック電子部品についても小型化や薄型化が進んできている。このような積層セラミック電子部品の薄型化に伴い、積層セラミック電子部品の強度の確保が課題となってきている。

特許文献１には、集積回路（ＩＣ）と、回路基板と、３端子コンデンサとを備えるコンデンサ実装構造が開示されている。特許文献１に記載のコンデンサ実装構造において、上記３端子コンデンサは、平面視略正方形のチップ体内に平面視で直交し且つ厚さ方向で対向する同長の信号電極とグランド電極とを包含し、第１及び第２の外部電極が上記信号電極の両端部のそれぞれに電気的に接続し、第３及び第４の外部電極が上記グランド電極の両端部のそれぞれに電気的に接続している。

特開２０１１−５４８６４号公報

近年の更なる電子機器の小型化や薄型化に伴い、積層セラミックコンデンサに対しても更なる薄型化が求められている。このような薄型化による積層セラミックコンデンサの抗折強度の低下が問題となる。

また、積層セラミックコンデンサなどの電子部品を基板に実装する際、従来は、導体を含有する半田ペーストを基板のランド上へ塗布した後、電子部品を搭載し、リフローを行うことで、基板と電子部品との間で電気的接続を得る。

しかしながら、特許文献１に記載されている構成では、積層セラミックコンデンサの側面に外部電極が存在するため、半田実装を行う際に実装厚みが高くなるという問題が生じる。

一方、積層セラミックコンデンサ以外の電子部品を基板に実装する方法として、導体を含有する半田ペーストの代わりに、導体を含有しない熱硬化性樹脂のフラックスを使用して電子部品を基板に実装する、フラックス実装と呼ばれる方法がある。この方法では、リフローを通じて、電子部品が備える外部電極の溶融物がランドと外部電極との間を接続することにより電気的接続が取れる。また、フラックス自体は、フラックスに含有される有機酸によるランド表面や外部電極上の酸化物の除去や、電子部品とランドとの間の固着力の向上に寄与する。

導体を含有しない熱硬化性樹脂のフラックスを使用したフラックス実装では、導体を含有する半田ペーストを使用した半田実装と比較して、実装厚みの低減、及び、耐熱衝撃性の向上という効果が期待できる。

本発明は、上記の問題を解決するためになされたものであり、抗折強度が高く、かつ、実装厚みを低減することが可能な積層セラミックコンデンサを提供することを目的とする。

本発明の積層セラミックコンデンサは、積層された複数の誘電体層及び複数の内部電極層を含み、積層方向に相対する第１の主面及び第２の主面と、上記積層方向に直交する長さ方向に相対する第１の側面及び第２の側面と、上記積層方向及び上記長さ方向に直交する幅方向に相対する第３の側面及び第４の側面とを有する積層体と、上記積層体の主面に設けられ、上記内部電極層に電気的に接続された外部電極と、を備える。上記積層体は、上記内部電極層及び上記外部電極を接続する第１のビア導体、第２のビア導体、第３のビア導体及び第４のビア導体をさらに含む。各ビア導体は、上記積層体を積層方向に貫通するとともに、一方の端面が上記積層体の第１の主面に露出し、他方の端面が上記積層体の第２の主面に露出する。上記外部電極は、上記第１のビア導体の両側の端面に接続された一対の第１の外部電極と、上記第２のビア導体の両側の端面に接続された一対の第２の外部電極と、上記第３のビア導体の両側の端面に接続された一対の第３の外部電極と、上記第４のビア導体の両側の端面に接続された一対の第４の外部電極とから構成される。いずれの外部電極も上記積層体の側面まで回り込んで設けられていない。上記積層セラミックコンデンサの長さ方向の寸法Ｌに対する、上記積層セラミックコンデンサの幅方向の寸法Ｗの比Ｗ／Ｌは、０．８５以上１以下であり、上記積層セラミックコンデンサの長さ方向の寸法Ｌは、７５０μｍ以下である。

本発明によれば、抗折強度が高く、かつ、実装厚みを低減することが可能な積層セラミックコンデンサを提供することができる。

図１は、本発明の積層セラミックコンデンサの一例を模式的に示す斜視図である。 図２は、図１に示す積層セラミックコンデンサのＩＩ−ＩＩ線に沿った断面図である。 図３は、図１を示す積層セラミックコンデンサを構成する第１の内部電極層を含む断面を積層方向から見た平面図である。 図４は、図１を示す積層セラミックコンデンサを構成する第２の内部電極層を含む断面を積層方向から見た平面図である。 図５は、図１に示す積層セラミックコンデンサを第１の主面から見た平面図である。 図６は、図１に示す積層セラミックコンデンサを第１の側面から見た側面図である。 図７は、本発明の積層セラミックコンデンサの別の一例を模式的に示す断面図である。 図８は、ＸＰＳによる分析箇所を説明するための平面図である。 図９Ａ、図９Ｂ及び図９Ｃは、半田実装を説明するための模式図である。 図１０Ａ、図１０Ｂ及び図１０Ｃは、フラックス実装を説明するための模式図である。 図１１は、本発明の積層セラミックコンデンサの製造方法の一例を説明するためのフローチャートである。 図１２は、抗折強度試験を説明するための斜視図である。 図１３は、比較例に係る積層セラミックコンデンサの斜視図である。

以下、本発明の積層セラミックコンデンサについて説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。

図１は、本発明の積層セラミックコンデンサの一例を模式的に示す斜視図である。図２は、図１に示す積層セラミックコンデンサのＩＩ−ＩＩ線に沿った断面図である。図３は、図１を示す積層セラミックコンデンサを構成する第１の内部電極層を含む断面を積層方向から見た平面図である。図４は、図１を示す積層セラミックコンデンサを構成する第２の内部電極層を含む断面を積層方向から見た平面図である。図５は、図１に示す積層セラミックコンデンサを第１の主面から見た平面図である。図６は、図１に示す積層セラミックコンデンサを第１の側面から見た側面図である。

図１に示す積層セラミックコンデンサ１０は、直方体状の積層体１２と、第１の外部電極１４ａと、第２の外部電極１４ｂと、第３の外部電極１５ａと、第４の外部電極１５ｂとを備える。

積層体１２は、積層方向ｘに相対する第１の主面１２ａ及び第２の主面１２ｂと、積層方向ｘに直交する長さ方向ｙに相対する第１の側面１２ｃ及び第２の側面１２ｄと、積層方向ｘ及び長さ方向ｙに直交する幅方向ｚに相対する第３の側面１２ｅ及び第４の側面１２ｆとを有する。第１の主面１２ａ及び第２の主面１２ｂは、各々、長さ方向ｙ及び幅方向ｚに沿って延在する。第１の側面１２ｃ及び第２の側面１２ｄは、各々、積層方向ｘ及び幅方向ｚに沿って延在する。第３の側面１２ｅ及び第４の側面１２ｆは、各々、積層方向ｘ及び長さ方向ｙに沿って延在する。

本明細書においては、積層セラミックコンデンサ１０又は積層体１２の長さ方向ｙ及び積層方向ｘに沿う面をＬＴ面といい、長さ方向ｙ及び幅方向ｚに沿う面をＬＷ面といい、積層方向ｘ及び幅方向ｚに沿う面をＷＴ面という。

図１に示す積層セラミックコンデンサ１０を基板に実装する際、積層体１２の第１の主面１２ａが実装面、第２の主面１２ｂが対向面とされる。

積層体１２は、角部及び稜線部に丸みが付けられていることが好ましい。ここで、角部は、積層体１２の３面が交わる部分であり、稜線部は、積層体１２の２面が交わる部分である。

図２に示すように、積層体１２は、積層方向ｘに積層された複数の誘電体層１６と、複数の第１の内部電極層１８ａと、複数の第２の内部電極層１８ｂとを含む。

誘電体層１６は、外層部１６ａと有効層部１６ｂとを含む。外層部１６ａは、積層体１２の第１の主面１２ａ側及び第２の主面１２ｂ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層（図２では第１の内部電極層１８ａ）との間に位置する誘電体層１６、及び、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層（図２では第１の内部電極層１８ａ）との間に位置する誘電体層１６である。片側の外層部１６ａの厚みは、３μｍ以上１５μｍ以下であることが好ましく、３μｍ以上１３μｍ以下であることがより好ましく、３μｍ以上９μｍ以下であることがさらに好ましい。そして、両外層部１６ａに挟まれた領域が有効層部１６ｂである。すなわち、有効層部１６ｂは、第１の内部電極層１８ａ及び第２の内部電極層１８ｂが積層されている領域である。

誘電体層１６は、例えば、誘電体材料により形成することができる。誘電体材料としては、例えば、チタン酸バリウム、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウムカルシウム、又は、ジルコン酸カルシウムなどの主成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層セラミックコンデンサ１０の特性に応じて、例えば、Ｍｇ化合物、Ｍｎ化合物、Ｓｉ化合物、Ａｌ化合物、Ｖ化合物、Ｎｉ化合物、希土類化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。

第１の内部電極層１８ａ及び第２の内部電極層１８ｂに挟まれた誘電体層１６の平均厚みは、０．４μｍ以上１．０μｍ以下であることが好ましく、０．４μｍ以上０．８μｍ以下であることがより好ましく、０．４μｍ以上０．６μｍ以下であることがさらに好ましい。

積層体１２内においては、第１の内部電極層１８ａ及び第２の内部電極層１８ｂが、誘電体層１６を介して交互に積層されている。

第１の内部電極層１８ａは、誘電体層１６の表面に配置される。図３に示すように、第１の内部電極層１８ａは、積層体１２の第１の側面１２ｃ、第２の側面１２ｄ、第３の側面１２ｅ及び第４の側面１２ｆには露出していない。

第２の内部電極層１８ｂは、第１の内部電極層１８ａが配置される誘電体層１６と異なる誘電体層１６の表面に配置される。図４に示すように、第２の内部電極層１８ｂは、積層体１２の第１の側面１２ｃ、第２の側面１２ｄ、第３の側面１２ｅ及び第４の側面１２ｆには露出していない。

第１の内部電極層１８ａ及び第２の内部電極層１８ｂの材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む例えばＡｇ−Ｐｄ合金などの合金により構成することができる。第１の内部電極層１８ａ及び第２の内部電極層１８ｂは、さらに、誘電体層１６に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。第１の内部電極層１８ａ及び第２の内部電極層１８ｂの積層枚数は、合計で１０枚以上８０枚以下であることが好ましい。第１の内部電極層１８ａ及び第２の内部電極層１８ｂの平均厚みは、各々、０．３μｍ以上１．０μｍ以下であることが好ましく、０．６μｍ以上１．０μｍ以下であることがより好ましい。

図２、図３及び図４に示すように、積層体１２は、第１のビア導体２２ａと、第２のビア導体２２ｂと、第３のビア導体２４ａと、第４のビア導体２４ｂとをさらに含む。

第１のビア導体２２ａ、第２のビア導体２２ｂ、第３のビア導体２４ａ及び第４のビア導体２４ｂは、各々、積層体１２を積層方向ｘに貫通するとともに、一方の端面が積層体１２の第１の主面１２ａに露出し、他方の端面が積層体１２の第２の主面１２ｂに露出している。

第１のビア導体２２ａは、各第１の内部電極層１８ａを貫通しており、これらの第１の内部電極層１８ａを互いに電気的に接続している。同様に、第２のビア導体２２ｂは、各第１の内部電極層１８ａを貫通しており、これらの第１の内部電極層１８ａを互いに電気的に接続している。

第３のビア導体２４ａは、各第２の内部電極層１８ｂを貫通しており、これらの第２の内部電極層１８ｂを互いに電気的に接続している。同様に、第４のビア導体２４ｂは、各第２の内部電極層１８ｂを貫通しており、これらの第２の内部電極層１８ｂを互いに電気的に接続している。

第１のビア導体２２ａ、第２のビア導体２２ｂ、第３のビア導体２４ａ及び第４のビア導体２４ｂの材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む例えばＡｇ−Ｐｄ合金などの合金により構成することができる。第１のビア導体２２ａ、第２のビア導体２２ｂ、第３のビア導体２４ａ及び第４のビア導体２４ｂは、さらに、誘電体層１６に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。第１のビア導体２２ａ、第２のビア導体２２ｂ、第３のビア導体２４ａ及び第４のビア導体２４ｂの材料は、第１の内部電極層１８ａ及び第２の内部電極層１８ｂの材料と同じであってもよいし、異なっていてもよい。

第１のビア導体２２ａ、第２のビア導体２２ｂ、第３のビア導体２４ａ及び第４のビア導体２４ｂの直径は、各々、３０μｍ以上１５０μｍ以下であることが好ましい。

積層体１２の第１の主面１２ａ及び第２の主面１２ｂには、一対の第１の外部電極１４ａと、一対の第２の外部電極１４ｂと、一対の第３の外部電極１５ａと、一対の第４の外部電極１５ｂとが設けられている。積層セラミックコンデンサ１０においては、一対の第１の外部電極１４ａと、一対の第２の外部電極１４ｂと、一対の第３の外部電極１５ａと、一対の第４の外部電極１５ｂという４対の外部電極によって外部電極が構成されている。

第１の外部電極１４ａは、第１のビア導体２２ａの両側の端面にそれぞれ接続されている。よって、第１の外部電極１４ａは、第１の内部電極層１８ａに電気的に接続されている。

第２の外部電極１４ｂは、第２のビア導体２２ｂの両側の端面にそれぞれ接続されている。よって、第２の外部電極１４ｂは、第１の内部電極層１８ａに電気的に接続されている。

第３の外部電極１５ａは、第３のビア導体２４ａの両側の端面にそれぞれ接続されている。よって、第３の外部電極１５ａは、第２の内部電極層１８ｂに電気的に接続されている。

第４の外部電極１５ｂは、第４のビア導体２４ｂの両側の端面にそれぞれ接続されている。よって、第４の外部電極１５ｂは、第２の内部電極層１８ｂに電気的に接続されている。

積層体１２内においては、第１の内部電極層１８ａと第２の内部電極層１８ｂとが誘電体層１６を介して対向することにより、電気特性（例えば、静電容量）が発生する。そのため、第１の内部電極層１８ａが電気的に接続された第１の外部電極１４ａ及び第２の外部電極１４ｂと第２の内部電極層１８ｂが電気的に接続された第３の外部電極１５ａ及び第４の外部電極１５ｂとの間に、静電容量を得ることができる。したがって、積層セラミックコンデンサ１０は、コンデンサとして機能する。

積層セラミックコンデンサ１０においては、外部電極１４ａ、１４ｂ、１５ａ及び１５ｂが、いずれも積層体１２の側面まで回り込んで設けられていない。そのため、実装厚みを低くすることができる。

積層セラミックコンデンサ１０の長さ方向ｙの寸法Ｌに対する、積層セラミックコンデンサ１０の幅方向ｚの寸法Ｗの比Ｗ／Ｌは、０．８５以上１以下であり、積層セラミックコンデンサ１０の長さ方向ｙの寸法Ｌは、７５０μｍ以下である。寸法比Ｗ／Ｌ及び寸法Ｌを上記の範囲とすることにより、抗折強度を高くすることができる。

積層セラミックコンデンサ１０の長さ方向ｙの寸法Ｌは、４００μｍ以上であることが好ましい。

積層セラミックコンデンサ１０の積層方向ｘの寸法Ｔは、５０μｍ以上１１０μｍ以下であることが好ましい。積層セラミックコンデンサの強度の確保が課題となる寸法Ｔの上記の範囲において、実装厚みの低減効果を充分に得ることができる。

なお、寸法Ｔは、積層体及び外部電極を含む寸法である。

図５に示すように、積層体１２の第１の主面１２ａにおいて、隣り合う外部電極間の距離Ｇは、１００μｍ以上であることが好ましい。これにより、基板に実装した時のマイグレーションの発生を抑制することができる。

隣り合う外部電極間の距離Ｇは、６００μｍ以下であることが好ましい。なお、第１の外部電極１４ａと第３の外部電極１５ａとの間の距離Ｇ、第１の外部電極１４ａと第４の外部電極１５ｂとの間の距離Ｇ、第２の外部電極１４ｂと第３の外部電極１５ａとの間の距離Ｇ、及び、第２の外部電極１４ｂと第４の外部電極１５ｂとの間の距離Ｇは、それぞれ同じであってもよいし、異なっていてもよい。

積層体１２の実装面の平坦度は、３１以上であることが好ましい。これにより、半田実装だけでなく、フラックス実装における接続不良の発生を抑制することができる。

積層体１２の実装面の平坦度は、外部電極１４ａ、１４ｂ、１５ａ及び１５ｂの合計面積に対する、外部電極１４ａ、１４ｂ、１５ａ及び１５ｂの最高点から５μｍ以内の高さにある領域の合計面積の割合により求められる。具体的には、積層体１２の実装面（図１では第１の主面１２ａ）を測定台の上に置き、測定台を基準に、実装面の対向面（図１では第２の主面１２ｂ）上の外部電極１４ａ、１４ｂ、１５ａ及び１５ｂの最高点から５μｍ以内の高さにある領域を抽出する。高さの測定には、レーザー変位計を用いる。以下の式により、積層体１２の実装面の平坦度を算出する。
平坦度＝１００×外部電極の最高点から５μｍ以内の高さにある領域の合計面積／外部電極の合計面積（４端子）

積層体１２の実装面の平坦度は、１００以下であることが好ましい。また、積層体１２の対向面の平坦度の好ましい範囲は、積層体１２の実装面の平坦度の好ましい範囲と同じである。

図７は、本発明の積層セラミックコンデンサの別の一例を模式的に示す断面図である。
図７に示す積層セラミックコンデンサ１０Ａでは、積層体１２の表面のうち、実装面である第１の主面１２ａには、シランカップリング剤層２６が設けられている。シランカップリング剤層２６は、第１の主面１２ａにおいて、第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａ及び第４の外部電極１５ｂが配置されない部分の全体又は一部に設けられていることが好ましい。

積層セラミックコンデンサ１０Ａでは、シランカップリング剤層２６は、積層体１２の表面のうち、少なくとも実装面に設けられていればよい。しかし、シランカップリング剤層２６は、積層体１２の表面のうち、実装面の対向面に設けられていてもよい。すなわち、シランカップリング剤層２６は、第１の主面１２ａに加えて、第２の主面１２ｂに設けられていてもよい。この場合、シランカップリング剤層２６は、第２の主面１２ｂにおいて、第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａ及び第４の外部電極１５ｂが配置されない部分の全体又は一部に設けられていることが好ましい。

さらに、積層セラミックコンデンサ１０Ａでは、シランカップリング剤層２６は、積層体１２の表面のうち、実装面及び対向面以外の表面に設けられていてもよい。すなわち、シランカップリング剤層２６は、第１の主面１２ａ及び第２の主面１２ｂに加えて、第１の側面１２ｃ、第２の側面１２ｄ、第３の側面１２ｅ及び第４の側面１２ｆに設けられていてもよい。この場合、シランカップリング剤層２６は、第１の側面１２ｃ、第２の側面１２ｄ、第３の側面１２ｅ及び第４の側面１２ｆにおいて、第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａ及び第４の外部電極１５ｂが配置されない部分の全体又は一部に設けられていることが好ましい。

第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａ及び第４の外部電極１５ｂは、各々、積層体１２側から順に、下地電極層２８と、めっき層３０とを含むことが好ましい。

下地電極層２８は、焼付け電極層であることが好ましい。焼付け電極層は、ガラス及び金属を含む。焼付け電極層の金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け電極層は、複数層であってもよい。焼付け電極層は、ガラス及び金属を含む導電性ペーストを積層体１２に塗布して焼き付けることにより形成される。焼付け電極層は、誘電体層１６、第１の内部電極層１８ａ及び第２の内部電極層１８ｂと同時に焼成したものでもよく、誘電体層１６、第１の内部電極層１８ａ及び第２の内部電極層１８ｂを焼成した後に焼き付けたものでもよい。焼付け電極層の厚みは、１μｍ以上６μｍ以下であることが好ましい。

めっき層３０は、例えば、Ｎｉ、Ｓｎ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含む。めっき層３０は、複数層であってもよい。

図２及び図７に示す例では、めっき層３０は、下地電極層２８側から順に、Ｃｕめっき層３１と、Ｎｉめっき層３２と、Ｓｎめっき層３３とを含む。図７に示すように、シランカップリング剤層２６が設けられている場合には、Ｃｕめっき層３１とＮｉめっき層３２との間にシランカップリング剤層２６が設けられていることが好ましい。

Ｎｉめっき層３２は、下地電極層２８が積層セラミックコンデンサ１０を実装する際の半田によって侵食されることを抑制することができる。Ｓｎめっき層３３は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させ、実装を容易にすることができる。

Ｃｕめっき層３１の平均厚みは、５μｍ以上８μｍ以下であることが好ましい。Ｎｉめっき層３２の平均厚みは、２μｍ以上４μｍ以下であることが好ましい。Ｓｎめっき層３３の平均厚みは、２μｍ以上４μｍ以下であることが好ましい。

なお、第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａ及び第４の外部電極１５ｂは、各々、下地電極層２８を含まず、めっき層３０を含んでもよい。この場合、めっき層３０は、積層体１２側から順に、Ｃｕめっき層３１と、Ｎｉめっき層３２と、Ｓｎめっき層３３とを含むことが好ましい。

積層体１２にシランカップリング剤層２６が設けられている場合、実装面におけるシランカップリング剤濃度は、実装面の対向面におけるシランカップリング剤濃度よりも高いことが好ましい。

積層体の実装面にシランカップリング剤層を設けることにより、外部から積層体への水分やフラックスなどの浸入を防止することができる。したがって、フラックス実装時において、フラックスに含有される有機酸による腐食を抑制することができるため、耐湿信頼性の低下を抑制することができる。

実装面におけるシランカップリング剤濃度が対向面におけるシランカップリング剤濃度よりも高いということは、例えば、実装面のみにシランカップリング剤を塗布することでも効果が発現することを意味している。その場合、積層体の全面にシランカップリング剤を塗布する必要がなくなるため、積層体に負荷が掛からない塗布プロセス（例えば、積層体を支持体に固定した後の浸漬、スプレーコート、インクジェット、スピンコート等）を選定することが可能となる。

以上の理由により、フラックス実装が可能となるため、積層セラミックコンデンサを低背化することができ、さらに、耐熱衝撃性を向上させることができる。

シランカップリング剤層は、例えば、フッ素系シランカップリング剤又は炭素系シランカップリング剤からなる。

中でも、シランカップリング剤層は、フッ素系シランカップリング剤からなることが好ましい。実装面におけるシランカップリング剤濃度が高くなるほど、外部電極のめっき付き性は低下するが、フッ素系シランカップリング剤を用いることにより、めっき付き不良を確実に抑えることができる。

シランカップリング剤層がフッ素系シランカップリング剤からなる場合、実装面におけるシランカップリング剤濃度Ａ、及び、対向面におけるシランカップリング剤濃度Ｂは、シランカップリング剤由来のＦ原子と積層体由来のＢａ原子の濃度比から、以下の式（１）及び（２）により算出される。
Ａ＝（実装面上のＦ原子濃度）／（実装面上のＢａ原子濃度）・・・（１）
Ｂ＝（対向面上のＦ原子濃度）／（対向面上のＢａ原子濃度）・・・（２）

シランカップリング剤層が炭素系シランカップリング剤からなる場合、実装面におけるシランカップリング剤濃度Ａ、及び、対向面におけるシランカップリング剤濃度Ｂは、シランカップリング剤由来のＳｉ原子と積層体由来のＢａ原子の濃度比から、以下の式（３）及び（４）により算出される。
Ａ＝（実装面上のＳｉ原子濃度）／（実装面上のＢａ原子濃度）・・・（３）
Ｂ＝（対向面上のＳｉ原子濃度）／（対向面上のＢａ原子濃度）・・・（４）

各原子濃度は、Ｘ線光電子分光法を用いた分析（以下、ＸＰＳ分析ともいう）により測定することができる。

Ｘ線光電子分光装置として、例えば、アルバック・ファイ社製Ｑｕａｎｔｕｍ２０００が用いられる。この場合、測定領域としては、直径５０μｍ、分析深さ数ｎｍの領域とする。Ｘ線源はＡｌＫα線である。サーベイ積算回数は３０回である。サーベイエネルギー範囲は０ｅＶ以上１２００ｅＶ以下である。

図８は、ＸＰＳによる分析箇所を説明するための平面図である。
実装面及び対向面のそれぞれにおいて、以下の３点でＸＰＳ分析を行い、各元素比（各原子比）の平均値を算出する。
１．外部電極１４ａ、１４ｂ、１５ａ及び１５ｂを外した積層体１２上の黒色の点線で囲まれた四角形の重心
２．上記四角形の隣り合う二辺の交点と重心との中点に位置し、同一対角線上に位置する二点

シランカップリング剤層に含まれるフッ素系シランカップリング剤は、
ＣＦ_３−（ＣＦ_２）_ｎ１−Ｒ−Ｓｉ（Ｏ−Ｒ’）_３
（ただし、ｎ１は、０以上の整数であり、Ｒは、ＳｉまたはＯを含む置換基あるいはアルキレン基であり、Ｒ’は、アルキル基である）
で表されるシランカップリング剤であることが好ましい。例えば、ｎ１は０以上７以下の整数であってよい。Ｒ’はメチル基あるいはエチル基であってよい。

上記シランカップリング剤は、反応性基であるアルコキシ基を少なくとも１つ備える。また、上記シランカップリング剤は、パーフルオロアルキル基を１つ以上備える。

フッ素系シランカップリング剤としては、例えば、
ＣＦ_３（ＣＦ_２）_５（ＣＨ_２）_２Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＦ_２）_３（ＣＨ_２）_２Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＦ_２）_３（ＣＨ_２）_２Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３（ＣＦ_２）_７（ＣＨ_２）_２Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３ＣＨ_２Ｏ（ＣＨ_２）_１５Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＨ_２）_２Ｓｉ（ＣＨ_３）_２（ＣＨ_２）_１５Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＦ_２）_３（ＣＨ_２）_２Ｓｉ（ＣＨ_３）_２（ＣＨ_２）_９Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３ＣＯＯ（ＣＨ_２）_１５Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＦ_２）_５（ＣＨ_２）_２Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３（ＣＦ_２）_７（ＣＨ_２）_２Ｓｉ（ＣＨ_３）_２（ＣＨ_２）_９Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３（ＣＦ_２）_７（ＣＨ_２）_２Ｓｉ（ＣＨ_３）_２（ＣＨ_２）_６Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３（ＣＦ_２）_７（ＣＨ_２）_２Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３ＣＨ_２Ｏ（ＣＨ_２）_１５Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３ＣＯＯ（ＣＨ_２）_１５Ｓｉ（ＯＣ_２Ｈ_５）_３、
ＣＦ_３（ＣＦ_２）_４ＣＯＮＨ（ＣＨ_２）_３Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＦ_２）_７ＣＯＮＨ（ＣＨ_２）_３Ｓｉ（ＯＣＨ_３）_３、
ＣＦ_３（ＣＦ_２）_５ＣＯＮＨ（ＣＨ_２）_３Ｓｉ（ＯＣ_２Ｈ_５）_３、または、
ＣＦ_３（ＣＦ_２）_７ＣＯＮＨ（ＣＨ_２）_３Ｓｉ（ＯＣ_２Ｈ_５）_３
を用いることができる。

シランカップリング剤層に含まれる炭素系シランカップリング剤は、
（ＲＯ）_３Ｓｉ−（ＣＨ_２）_ｎ２−ＣＨ_３
（ただし、ｎ２は０以上１７以下の整数であり、Ｒはメチル基あるいはエチル基である）
で表されるシランカップリング剤であることが好ましい。

炭素系シランカップリング剤としては、例えば、
信越化学：ＫＢＭ−３１０３Ｃ（デシルトリメトキシシラン）、ＫＢＭ−１３（メチルトリメトキシシラン）、ＫＢＥ−１３（メチルトリエトキシシラン）、ＫＢＭ−３０３３（ｎ−プロピルトリメトキシシラン）、ＫＢＥ−３０３３（ｎ−プロピルトリエトキシシラン）、ＫＢＭ−３０６３（ヘキシルトリメトキシシラン）、ＫＢＥ−３０６３（ヘキシルトリエトキシシラン）、または、
東京化成工業（ＴＣＩ）：オクタデシルトリメトキシシラン
を用いることができる。

上記以外の炭素系シランカップリング剤としては、以下のシランカップリング剤を用いることもできる。
信越化学：ＫＢＭ−１０３（フェニルメトキシシラン）、ＫＢＭ−３０６６（１，６−ビス（トリメトキシシリル）ヘキサン）、ＫＢＭ−９６５９（トリス−（トリメトキシシリルプロピル）イソシアヌレート）

上述したように、本発明の積層セラミックコンデンサは、フラックス実装を行うことが可能な構造を有しているが、従来の半田実装を行うことも可能である。

図９Ａ、図９Ｂ及び図９Ｃは、半田実装を説明するための模式図である。
半田実装では、図９Ａに示すように基板１００のランド１１０上へ半田ペースト１２０を塗布した後、図９Ｂに示すように積層セラミックコンデンサ１０を搭載する。その後、図９Ｃに示すようにリフローを行うことで、基板１００と積層セラミックコンデンサ１０との間で電気的接続が取れる。

図１０Ａ、図１０Ｂ及び図１０Ｃは、フラックス実装を説明するための模式図である。
フラックス実装では、図１０Ａに示すように基板１００のランド１１０上へ熱硬化性樹脂のフラックス１３０を塗布した後、図１０Ｂに示すように積層セラミックコンデンサ１０を搭載する。その後、図１０Ｃに示すようにリフローを行うことで、積層セラミックコンデンサ１０が備える外部電極の溶融物がランド１１０と外部電極との間を接続することにより、基板１００と積層セラミックコンデンサ１０との間で電気的接続が取れる。

以下、本発明の積層セラミックコンデンサの製造方法の一例について説明する。

図１１は、本発明の積層セラミックコンデンサの製造方法の一例を説明するためのフローチャートである。

まず、セラミックグリーンシートと、内部電極用の導電性ペーストとを準備する（ステップＳ１、Ｓ２）。セラミックグリーンシートや内部電極用の導電性ペーストは、バインダ（例えば、公知の有機バインダなど）及び溶剤（例えば、有機溶剤など）を含む。

次に、セラミックグリーンシート上に、例えば、スクリーン印刷やグラビア印刷などによって、所定のパターンで導電性ペーストを印刷し、内部電極パターンを形成する（ステップＳ３）。具体的には、セラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷やグラビア印刷などの方法で塗布することにより、導電性ペースト層が形成される。導電性材料からなるペーストは、例えば、金属粉末に有機バインダ及び有機溶剤が加えられたものである。また、内部電極パターンが印刷されていない外層用のセラミックグリーンシートも作製する。

内部電極パターンが形成されていない外層用のセラミックグリーンシートを積層し、その上に第１の内部電極層１８ａに対応する内部電極パターンが形成されたセラミックグリーンシートと第２の内部電極層１８ｂに対応する内部電極パターンが形成されたセラミックグリーンシートとを交互に積層し、さらに内部電極パターンが形成されていない外層用のセラミックグリーンシートを積層することによって、積層シートを作製する（ステップＳ４）。

作製した積層シートを静水圧プレスなどの手段により積層方向ｘにプレスして、積層ブロックを作製する（ステップＳ５）。

続いて、積層ブロックにビアホールを形成する（ステップＳ６）。例えば、レーザー加工によって積層ブロックに４つのビアホールを形成する。この際、各ビアホール内のスミア（残渣）を除去するデスミア処理を行うことが好ましい。

その後、各ビアホール内に導電性ペーストを充填して、未焼成のビア導体２２ａ、２２ｂ、２４ａ及び２４ｂを形成する（ステップＳ７）。ビア導体を形成するための導電性ペーストは、内部電極パターンを形成するための導電性ペーストと同じであってもよいし、異なっていてもよい。

ビア導体が形成された積層ブロックに、未焼成の下地電極層２８を形成する（ステップＳ８）。具体的には、積層ブロックの両主面上に、Ｎｉを主成分とする外部電極ペーストをローラー転写により塗布する。

続いて、積層ブロックを所定のサイズにカットすることにより積層チップを作製する（ステップＳ９）。このとき、バレル研磨などにより、積層チップの角部及び稜線部に丸みが付けられてもよい。積層チップは、未焼成の状態にある積層体１２である。

その後、積層チップを焼成することにより、積層体１２を作製する（ステップＳ１０）。焼成温度は、セラミックや内部電極の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。この焼成により、導電性ペーストは焼き付けられて、内部電極層１８ａ及び１８ｂ、並びに、ビア導体２２ａ、２２ｂ、２４ａ及び２４ｂが形成される。また、外部電極ペーストは焼き付けられて、下地電極層２８が形成される。

そして、下地電極層２８の表面を覆うように、Ｃｕめっき層３１を形成する（ステップＳ１１）。

図７に示す積層セラミックコンデンサ１０Ａを作製する際には、Ｃｕめっき層３１までが形成された積層体１２にシランカップリング剤層２６を形成する（ステップＳ１２）。

まず、シランカップリング剤溶液を準備する。シランカップリング剤溶液は、シランカップリング剤と、必要に応じて溶媒とを混合することにより準備することができる。

シランカップリング剤としては、例えば、上述したフッ素系シランカップリング剤又は炭素系シランカップリング剤を用いる。

溶媒は、例えば、メタノール、エタノール、またはイソプロパノールであってよい。

シランカップリング剤溶液中のシランカップリング剤の濃度は、例えば０．１体積％以上５体積％以下であってよい。

そして、このように準備したシランカップリング剤溶液を、Ｃｕめっき層３１までが形成された積層体１２に付着させる。シランカップリング剤溶液を積層体１２に付着させる方法は、積層体１２を発泡剥離シート等の支持体へ固定した状態での浸漬や、塗布、スピンコーティングやスプレー法であってよい。この際、積層体１２の支持体と反対側の面が実装面、支持体側の面が対向面となる。その後、シランカップリング剤溶液が付着した積層体１２を加熱することにより、積層体１２上にシランカップリング剤層２６を形成することができる。加熱温度は、６０℃以上１５０℃以下であってよい。加熱時間は６０分以上１２０分以下であってよい。

シランカップリング剤層２６を形成した後、Ｎｉめっき層３２を形成する（ステップＳ１３）。その後、Ｎｉめっき層３２の表面にＳｎめっき層３３を形成する（ステップＳ１４）。これにより、Ｃｕめっき層３１、Ｎｉめっき層３２及びＳｎめっき層を含むめっき層３０が形成される。その結果、下地電極層２８及びめっき層３０を含む、第１の外部電極１４ａ、第２の外部電極１４ｂ、第３の外部電極１５ａ及び第４の外部電極１５ｂが形成される。

以上のようにして、図７に示す積層セラミックコンデンサ１０Ａが製造される。

なお、図１に示す積層セラミックコンデンサ１０を製造する際には、ステップＳ１２を省略すればよい。

また、下地電極層２８を形成するステップＳ８は省略してもよい。この場合、下地電極層２８が形成されていない積層チップを焼成して積層体１２を作製し、積層体１２にＣｕめっき層３１を形成すればよい。

上述した実施形態では、第１のビア導体及び第２のビア導体が第１の内部電極層に接続され、第３のビア導体及び第４のビア導体が第２の内部電極層に接続されているが、ビア導体と内部電極層の接続関係や内部電極層と外部電極との接続関係は、上述した実施形態に限定されるものではない。例えば、積層体が第１の内部電極層、第２の内部電極層、第３の内部電極層及び第４の内部電極層を含み、第１のビア導体が第１の内部電極層に接続され、第２のビア導体が第２の内部電極層に接続され、第３のビア導体が第３の内部電極層に接続され、第４のビア導体が第４の内部電極層に接続されていてもよい。

以下、本発明の積層セラミックコンデンサをより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。

（実施例１）
実施例として、表１に示す構造を有する積層セラミックコンデンサのサンプルを作製した。また、比較例として、表２に示す構造を有する積層セラミックコンデンサのサンプルを作製した。

［抗折強度試験］
図１２は、抗折強度試験を説明するための斜視図である。
図１２に示すように、チップ保持台５０及び５２の間隔Ｄを４００μｍとし、サンプルの積層セラミックコンデンサ１０の主面側の中央を直径５０μｍの押し棒５４で押した。押力は１Ｎとなるまで、徐々に押力を上昇させた。内部構造の欠陥について、ＬＴ面を幅方向ｚの１／２の位置まで研磨し、クラックの発生の有無を調べた。クラックが発生していたものをＮＧ品とし、ＮＧ品の発生数を調べた。各実施例及び各比較例に対する評価数量は、２５個とした。内部構造欠陥の発生数を表１及び表２に示す。

表１より、実施例１−１ないし実施例１−５において、積層セラミックコンデンサの積層方向ｘから見た形状を正方形とし、積層セラミックコンデンサの長さ方向ｙの寸法Ｌと幅方向ｚの寸法Ｗとを変化させた場合、Ｗ／Ｌが１．００であり、かつ寸法Ｌが７５０μｍ以下であると、抗折強度試験の結果、いずれも内部構造欠陥の発生は確認されなかった。

また、実施例１−６ないし実施例１−９において、積層セラミックコンデンサの積層方向ｘから見た形状を長方形とし、積層セラミックコンデンサの長さ方向ｙの寸法Ｌと幅方向ｚの寸法Ｗとを変化させた場合、Ｗ／Ｌが０．８５以上１未満であり、かつ寸法Ｌが７５０μｍ以下であると、抗折強度試験の結果、いずれも内部構造欠陥の発生は確認されなかった。

実施例１−１０及び実施例１−１１においては、Ｗ／Ｌが１であり、寸法Ｌが６００μｍの条件でビア導体の直径を変化させて評価を行った。ビア導体の直径を３０μｍ、１５０μｍとして上記と同様の評価を行ったところ、いずれも内部構造欠陥の発生は確認されなかった。

実施例１−１２において、第１の主面における隣り合う外部電極間の距離を８０μｍとした際にも、上記と同様に内部構造欠陥の発生は確認されなかった。

一方、表２より、Ｗ／Ｌが０．４３であり、０．８５以上１以下ではない比較例１−１では、抗折強度試験の結果、３個のＮＧ品が確認された。また、Ｗ／Ｌが０．４３であり、０．８５以上１以下ではない比較例１−２では、抗折強度試験の結果、２個のＮＧ品が確認された。

Ｗ／Ｌが０．７３であり、０．８５以上１以下ではない比較例１−３では、抗折強度試験の結果、２個のＮＧ品が確認された。

Ｗ／Ｌが０．７５であり、０．８５以上１以下ではなく、さらに、寸法Ｌが８００μｍであり、７５０μｍ以下ではない比較例１−４では、抗折強度試験の結果、３個のＮＧ品が確認された。

以上の結果から、積層セラミックコンデンサの長さ方向ｙの寸法Ｌと幅方向ｚの寸法Ｗとを比較したとき、０．８５≦Ｗ／Ｌ≦１、かつ、Ｌ≦７５０の範囲を満たすことで、抗折強度が向上することが確認された。すなわち、積層セラミックコンデンサの積層方向ｘから見た形状が正方形に近づくことによって、抗折強度を強くすることができる。同様の結果は、積層方向ｘの寸法Ｔが５０μｍ≦Ｔ≦１１０μｍの範囲でも確認できている。

（実施例２）
［マイグレーション試験］
積層体の第１の主面において隣り合う外部電極間の距離Ｇが１８０μｍ、１００μｍ及び８０μｍである積層セラミックコンデンサを使用して、マイグレーションによる外部電極間のショートの発生の有無を評価した。具体的には、積層セラミックコンデンサを基板にフラックス実装し、温度１２５℃、湿度９５％の状態で３．２Ｖ以下にして７２時間キープし、マイグレーションによる外部電極間のショートの発生の有無を評価した。各実施例に対する評価数量は、１８個とした。結果を表３に示す。

表３より、第１の主面において隣り合う外部電極間の距離Ｇが１００μｍ以上である実施例２−１及び実施例２−２の積層セラミックコンデンサでは、基板に実装した時のマイグレーションによるショートの発生が確認されなかった。一方、第１の主面において隣り合う外部電極間の距離Ｇが１００μｍ以下である実施例２−３の積層セラミックコンデンサでは、１８個中の２個の試料から、基板に実装した時のマイグレーションによるショートの発生が確認された。

（実施例３）
［ランドとの電気的接続性の評価］
積層体の実装面の平坦度が異なる積層セラミックコンデンサを使用して、半田実装及びフラックス実装を行い、ランド−コンデンサ間の電気的接続性を比較した。評価対象の試料数をそれぞれ１００個とし、容量測定により電気的接続性を確認した。結果を表４に示す。

半田実装を行う際には、いずれの平坦度でも容量測定を行うことが可能であり、接続不良は検出されなかった。一方、フラックス実装を行う際には、平坦度が３１よりも低くなると接続不良が確認された。以上の結果から、積層体の実装面の平坦度を３１以上とすることによりフラックス実装を好適に行えることが確認できた。

（実施例４）
［耐熱衝撃性の評価］
寸法Ｌが６００μｍ、寸法Ｗが６００μｍ、寸法Ｔが９０μｍ、ビア導体の直径が６０μｍの積層セラミックコンデンサを使用して、半田実装及びフラックス実装をそれぞれ行い、耐熱衝撃性を比較した。評価対象の試料数をそれぞれ３０個とし、各実装方法で四層基板へ実装した試料に対して、−５５℃から１２５℃の温度範囲での熱衝撃試験を１００サイクル行った。内部構造の欠陥について、ＬＴ面を積層体の幅方向の１／２の位置まで研磨し、クラックの発生の有無を調べた。半田実装を行った場合、３０個中２個の試料からクラックが検出された。一方、フラックス実装を行った場合、クラックが検出された試料は３０個中０個であった。以上の結果から、フラックス実装を行うことで、半田実装と比較して耐熱衝撃性が向上することが確認できた。

（実施例５）
［実装厚み低減効果の評価］
実施例及び比較例に係る積層セラミックコンデンサに対して、半田実装及びフラックス実装をそれぞれ行い、外部電極の構造及びフラックス実装による実装厚み低減効果を確認した。対象試料としては、素体強度が特に課題となる寸法Ｔが５０μｍである積層セラミックコンデンサを使用して評価を行った。

実施例に係る積層セラミックコンデンサとして、寸法Ｌが６００μｍ、寸法Ｗが６００μｍ、ビア導体の直径が６０μｍであり、図１に示すような外部電極（以下、ビア電極構造という）を有する積層セラミックコンデンサを作製した。

図１３は、比較例に係る積層セラミックコンデンサの斜視図である。
比較例に係る積層セラミックコンデンサとして、寸法Ｌが６００μｍ、寸法Ｗが６００μｍであり、図１３に示すような外部電極（以下、Ｕ字状電極構造という）を有する積層セラミックコンデンサを作製した。図１３に示す積層セラミックコンデンサ１０’は、直方体状の積層体１２’の四隅に、第１の外部電極１４’ａ、第２の外部電極１４’ｂ、第３の外部電極１５’ａ及び第４の外部電極１５’ｂがＵ字状に設けられている。

実装厚みの計測は、ＬＴ面を積層体の幅方向の１／２の研磨を行い、断面を観察した。半田実装を行った場合、ビア電極構造ではＵ字状電極構造と比較して、実装厚みが１１％低減できていることが確認できた。また、ビア電極構造については、フラックス実装を行うことで、半田実装と比べて実装厚みが２０％低減できていることが確認できた。以上の結果から、寸法Ｔが５０μｍである場合においても、外部電極をビア電極構造とし、フラックス実装を行うことにより、実装厚みを低減できることが確認できた。実装厚みが低減される分だけ、素体の厚みを増加させることが可能であるため、抗折強度を向上させることが可能となる。

１０、１０Ａ、１０’ 積層セラミックコンデンサ
１２、１２’ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第３の側面
１２ｆ 第４の側面
１４ａ、１４’ａ 第１の外部電極
１４ｂ、１４’ｂ 第２の外部電極
１５ａ、１５’ａ 第３の外部電極
１５ｂ、１５’ｂ 第４の外部電極
１６ 誘電体層
１６ａ 外層部
１６ｂ 有効層部
１８ａ 第１の内部電極層
１８ｂ 第２の内部電極層
２２ａ 第１のビア導体
２２ｂ 第２のビア導体
２４ａ 第３のビア導体
２４ｂ 第４のビア導体
２６ シランカップリング剤層
２８ 下地電極層
３０ めっき層
３１ Ｃｕめっき層
３２ Ｎｉめっき層
３３ Ｓｎめっき層
５０、５２ チップ保持台
５４ 押し棒
１００ 基板
１１０ ランド
１２０ 半田ペースト
１３０ フラックス

Claims (8)

1. 積層された複数の誘電体層及び複数の内部電極層を含み、積層方向に相対する第１の主面及び第２の主面と、前記積層方向に直交する長さ方向に相対する第１の側面及び第２の側面と、前記積層方向及び前記長さ方向に直交する幅方向に相対する第３の側面及び第４の側面とを有する積層体と、
   前記積層体の主面に設けられ、前記内部電極層に電気的に接続された外部電極と、を備える積層セラミックコンデンサであって、
   前記積層体は、前記内部電極層及び前記外部電極を接続する第１のビア導体、第２のビア導体、第３のビア導体及び第４のビア導体をさらに含み、各ビア導体は、前記積層体を積層方向に貫通するとともに、一方の端面が前記積層体の第１の主面に露出し、他方の端面が前記積層体の第２の主面に露出し、
   前記外部電極は、前記第１のビア導体の両側の端面に接続された一対の第１の外部電極と、前記第２のビア導体の両側の端面に接続された一対の第２の外部電極と、前記第３のビア導体の両側の端面に接続された一対の第３の外部電極と、前記第４のビア導体の両側の端面に接続された一対の第４の外部電極とから構成され、いずれの外部電極も前記積層体の側面まで回り込んで設けられておらず、
   前記積層セラミックコンデンサの長さ方向の寸法Ｌに対する、前記積層セラミックコンデンサの幅方向の寸法Ｗの比Ｗ／Ｌは、０．８５以上１以下であり、
   前記積層セラミックコンデンサの長さ方向の寸法Ｌは、７５０μｍ以下である、積層セラミックコンデンサ。
2. 前記積層セラミックコンデンサの積層方向の寸法Ｔは、５０μｍ以上１１０μｍ以下である、請求項１に記載の積層セラミックコンデンサ。
3. 前記外部電極の合計面積に対する、前記外部電極の最高点から５μｍ以内の高さにある領域の合計面積の割合により求められる、前記積層体の実装面の平坦度は、３１以上である、請求項１又は２に記載の積層セラミックコンデンサ。
4. 前記積層体の第１の主面において、隣り合う前記外部電極間の距離は、１００μｍ以上である、請求項１〜３のいずれか１項に記載の積層セラミックコンデンサ。
5. 前記ビア導体の直径は、３０μｍ以上１５０μｍ以下である、請求項１〜４のいずれか１項に記載の積層セラミックコンデンサ。
6. 前記積層体の第１の主面が実装面、第２の主面が対向面とされ、
   前記積層体の表面のうちの少なくとも実装面には、シランカップリング剤層が設けられている、請求項１〜５のいずれか１項に記載の積層セラミックコンデンサ。
7. 前記実装面におけるシランカップリング剤濃度は、前記対向面におけるシランカップリング剤濃度よりも高い、請求項６に記載の積層セラミックコンデンサ。
8. 前記シランカップリング剤層は、フッ素系シランカップリング剤からなる、請求項６又は７に記載の積層セラミックコンデンサ。

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