KR101729295B1 - 세라믹 전자부품 및 연속 테이핑 전자부품 - Google Patents

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Abstract

외부전극이 손상되기 어려운 세라믹 전자부품을 제공한다.
세라믹 전자부품(1)은 세라믹 소체(10)와, 제1 및 제2의 외부전극(13,14)을 포함한다. 제1 및 제2의 외부전극(13,14)은 세라믹 소체(10) 위에 배치되어 있다. 제1의 외부전극(13)은 수지 전극층(13b)을 포함하고, 제2의 외부전극(14)은 수지 전극층(14b)을 포함한다. 수지 전극층(13b,14b)은 도전재와 수지를 포함한다. 수지 전극층(13b,14b)에 있어서의 물의 함유율은 0.005질량%이하이다.

Description

세라믹 전자부품 및 연속 테이핑 전자부품{CERAMIC ELECTRONIC COMPONENT AND TAPED ELECTRONIC COMPONENT SERIES}
본 발명은 세라믹 전자부품 및 그것을 포함하는 연속 테이핑 전자부품에 관한 것이다.
종래, 다양한 전자장치에 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품이 사용되고 있다. 적층 세라믹 콘덴서는 통상 세라믹 소체와, 세라믹 소체 내에 배치되어 있고, 세라믹부를 통해 대향하고 있는 제1 및 제2의 전극을 가진다.
최근, 적층 세라믹 전자부품은, 종래에 비해 보다 가혹한 환경하에서 사용되게 되어 오고 있다. 예를 들면, 휴대전화 및 휴대 음악 플레이어 등의 모바일 기기에 사용되는 적층 세라믹 전자부품에 대해서는, 낙하시의 충격을 견디는 것이 요구되고 있다. 구체적으로는, 적층 세라믹 전자부품이 낙하에 의한 충격을 받아도, 실장 기판으로부터 탈락하지 않도록 하는 동시에, 적층 세라믹 전자부품에 크랙이 생기지 않도록 할 필요가 있다.
또한 ECU(전자 제어 유닛) 등의 차재(車載) 기기에 사용되는 적층 세라믹 전자부품에 대해서는, 내열성이 요구되고 있다. 구체적으로는, 실장 기판의 열 수축이나 열 팽창에 의해 발생하는 휨 응력 또는 외부전극에 가해지는 인장 응력을 적층 세라믹 전자부품이 받아도, 상기 적층 세라믹 전자부품에 크랙이 생기지 않도록 할 필요가 있다. 또한 상기 휨 응력 또는 인장 응력이 세라믹 소체의 강도를 상회하면 상기 세라믹 소체에 크랙이 생긴다.
예를 들면 특허문헌 1에는, 금속 분말을 함유하는 수지로 이루어지는 수지 전극층을 가지는 외부전극을 포함하는 적층 세라믹 전자부품이 기재되어 있다. 특허문헌 1에 기재된 적층 세라믹 전자부품에서는, 수지 전극층에 의해 세라믹 소체에 가해지는 외부 응력이 완화된다. 이 때문에 세라믹 소체에 크랙이 생기기 어렵다.
일본국 공개특허공보 평11-162771호
수지 전극층을 가지는 외부전극을 포함하는 세라믹 전자부품에서는, 예를 들면 리플로우 실장시나 플로우 실장시에 외부전극이 손상되는 경우가 있다.
본 발명의 주된 목적은 외부전극이 손상되기 어려운 세라믹 전자부품을 제공하는 것에 있다.
본 발명에 따른 세라믹 전자부품은 세라믹 소체와, 외부전극을 포함한다. 외부전극은 세라믹 소체 위에 배치되어 있다. 외부전극은 수지 전극층을 포함한다. 수지 전극층은 도전재와 수지를 포함한다. 수지 전극층에 있어서의 물의 함유율은 0.005질량%이하이다.
외부전극은 수지 전극층 위에 도금층을 더 포함해도 된다.
외부전극은 세라믹 소체상에 소성 전극층을 더 포함해도 된다.
상기 물의 함유율은 0.0015질량%이상인 것이 바람직하다.
본 발명에 따른 연속 테이핑 전자부품은, 본 발명에 따른 세라믹 전자부품과, 세라믹 전자부품을 수용하는 수용 구멍을 길이방향을 따라 복수 가지는 캐리어 테이프와, 캐리어 테이프 위에 수용 구멍을 덮도록 마련된 커버 테이프를 포함한다.
본 발명에 의하면, 외부전극이 손상되기 어려운 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 한 실시형태에 따른 세라믹 전자부품의 약도적 사시도(斜視圖)이다.
도 2는 도 1에 있어서의 II-II선으로 잘라낸 부분의 약도적 단면도이다.
도 3은 본 발명의 한 실시형태에 있어서의 연속 테이핑 전자부품의 모식적 평면도이다.
도 4는 도 3의 선 IV-IV에 있어서의 모식적 단면도이다.
이하, 본 발명을 실시한 바람직한 형태의 일례에 대하여 설명한다. 단, 하기의 실시형태는 단순한 예시이다. 본 발명은 하기의 실시형태에 하등 한정되지 않는다.
또한 실시형태 등에 있어서 참조하는 각 도면에 있어서, 실질적으로 동일한 기능을 가지는 부재는 동일한 부호로 참조하는 것으로 한다. 또한 실시형태 등에 있어서 참조하는 도면은 모식적으로 기재된 것이다. 도면에 묘화된 물체의 치수의 비율 등은 현실의 물체의 치수의 비율 등과는 다른 경우가 있다. 도면 상호간에 있어서도 물체의 치수 비율 등이 다른 경우가 있다. 구체적인 물체의 치수 비율 등은 이하의 설명을 참작하여 판단되어야 한다.
이하, 세라믹 전자부품(1)의 구성에 대하여 설명한다.
(세라믹 소체)
도 1은 본 발명에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 도 1에 있어서의 II-II선으로 잘라낸 부분의 약도적 단면도이다.
도 1 및 도 2에 나타내는 세라믹 전자부품(1)은 세라믹 콘덴서여도 되고, 압전부품, 서미스터 또는 인덕터 등이어도 된다.
세라믹 전자부품(1)은 직방체상의 세라믹 소체(10)를 포함한다. 이 세라믹 소체(10)는 제1 및 제2의 주면(10a,10b)과, 제1 및 제2의 측면(10c,10d)(도 2를 참조)과, 제1 및 제2의 단면(10e,10f)(도 2를 참조)을 가진다. 제1 및 제2의 주면(10a,10b)은 길이방향(L) 및 폭방향(W)을 따라 연장되어 있다. 제1 및 제2의 측면(10c,10d)은 두께방향(T) 및 길이방향(L)을 따라 연장되어 있다. 제1 및 제2의 단면(10e,10f)은 두께방향(T) 및 폭방향(W)을 따라 연장되어 있다. 길이방향(L), 폭방향(W) 및 두께방향(T)은 각각 직교하고 있다.
또한 본 발명에 있어서, "직방체상"에는 모퉁이부나 능선부가 둥그스름한 직방체가 포함되는 것으로 한다. 즉, "직방체상"의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 및 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않는다. 예를 들면 세라믹 소체(10)의 두께 치수는 0.2mm~3.0mm인 것이 바람직하고, 길이 치수는 0.4mm~5.7mm인 것이 바람직하며, 폭 치수는 0.2mm~5.0mm인 것이 바람직하다.
세라믹 소체(10)는 세라믹 전자부품(1)의 기능에 따른 적당한 세라믹스로 이루어진다. 구체적으로는, 세라믹 전자부품(1)이 콘덴서일 경우는, 세라믹 소체(10)를 유전체 세라믹스에 의해 형성할 수 있다. 유전체 세라믹스의 구체예로서는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다. 세라믹 소체(10)에는, 세라믹 전자부품(1)에 요구되는 특성에 따라, 예를 들면 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분이 적절히 첨가되어 있어도 된다.
세라믹 전자부품(1)이 압전 부품일 경우는 세라믹 소체를 압전 세라믹스에 의해 형성할 수 있다. 압전 세라믹스의 구체예로서는, 예를 들면 PZT(티탄산지르콘산납)계 세라믹스 등을 들 수 있다.
세라믹 전자부품(1)이 예를 들면 서미스터일 경우는 세라믹 소체를 반도체 세라믹스에 의해 형성할 수 있다. 반도체 세라믹스의 구체예로서는 예를 들면 스피넬계 세라믹 등을 들 수 있다.
세라믹 전자부품(1)이 예를 들면 인덕터일 경우는 세라믹 소체를 자성체 세라믹스에 의해 형성할 수 있다. 자성체 세라믹스의 구체예로서는 예를 들면 페라이트 세라믹 등을 들 수 있다.
(내부전극)
도 2에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는 복수의 제1의 내부전극(11)과 복수의 제2의 내부전극(12)이 마련된다.
제1의 내부전극(11)은 직사각형상이다. 제1의 내부전극(11)은 제1 및 제2의 주면(10a,10b)(도 1을 참조)과 평행하게 마련되어 있다. 즉, 제1의 내부전극(11)은 길이방향(L) 및 폭방향(W)을 따라 마련되어 있다. 제1의 내부전극(11)은 제1의 단면(10e)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1 및 제2의 측면(10c,10d) 및 제2의 단면(10f)에는 노출되어 있지 않다.
제2의 내부전극(12)은 직사각형상이다. 제2의 내부전극(12)은 제1 및 제2의 주면(10a,10b)(도 1을 참조)과 평행하게 마련되어 있다. 즉, 제2의 내부전극(12)은 길이방향(L) 및 폭방향(W)을 따라 마련되어 있다. 그러므로, 제2의 내부전극(12)과 제1의 내부전극(11)은 서로 평행하다. 제2의 내부전극(12)은 제2의 단면(10f)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1 및 제2의 측면(10c,10d) 및 제1의 단면(10e)에는 노출되어 있지 않다.
제1 및 제2의 내부전극(11,12)은 두께방향(T)을 따라 교대로 마련되어 있다. 두께방향(T)에 있어서 서로 이웃하는 제1의 내부전극(11)과 제2의 내부전극(12)은 세라믹부(10g)를 통해 대향하고 있다. 세라믹부(10g)의 두께는 0.4㎛~100㎛정도로 할 수 있고, 1㎛~80㎛인 것이 바람직하다. 또한 세라믹 전자부품(1)이 콘덴서일 경우에는, 세라믹 전자부품(1)의 용량을 증대시키는 관점에서는 세라믹부(10g)가 얇은 편이 바람직하다.
제1 및 제2의 내부전극(11,12)은 적당한 도전 재료에 의해 구성할 수 있다. 제1 및 제2의 내부전극(11,12)은 예를 들면 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 금속, 또는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속을 포함하는 합금(예를 들면, Ag-Pd 합금 등)에 의해 구성할 수 있다.
제1 및 제2의 내부전극(11,12)의 두께는 예를 들면 0.2㎛~2.0㎛정도인 것이 바람직하다.
(외부전극)
도 1 및 도 2에 나타내는 바와 같이, 세라믹 전자부품(1)은 제1 및 제2의 외부전극(13,14)을 포함하고 있다. 제1의 외부전극(13)은, 제1의 단면(10e)에 있어서 제1의 내부전극(11)에 전기적으로 접속되어 있다. 한편, 제2의 외부전극(14)은, 제2의 단면(10f)에 있어서 제2의 내부전극(12)에 전기적으로 접속되어 있다.
제1의 외부전극(13)은, 제1의 단면(10e)으로부터, 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에 이르도록 형성되어 있다. 한편, 제2의 외부전극(14)은, 제2의 단면(10f)으로부터, 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에 이르도록 형성되어 있다.
제1 및 제2의 외부전극(13,14)은 적당한 도전 재료에 의해 구성할 수 있다. 또한 제1 및 제2의 외부전극(13,14)은 복수의 도전막으로 구성되어 있어도 된다.
상세하게는, 제1의 외부전극(13)은 제1의 소성 전극층(13a)을 포함한다. 제2의 외부전극(14)은 제2의 소성 전극층(14a)을 포함한다.
제1의 소성 전극층(13a)은 세라믹 소체(10)의 단면(10e)을 덮도록, 또한 양 주면(10a,10b) 및 양 측면(10c,10d)의 일부에까지 달하도록 마련되어 있다. 제2의 소성 전극층(14a)은 세라믹 소체(10)의 단면(10f)을 덮도록, 또한 양 주면(10a,10b) 및 양 측면(10c,10d)의 일부에까지 달하도록 마련되어 있다.
제1의 소성 전극층(13a) 위에는 제1의 수지 전극층(13b)이 마련되어 있다. 제2의 소성 전극층(14a) 위에는 제2의 수지 전극층(14b)이 마련되어 있다. 제1의 수지 전극층(13b) 위에는 제1의 도금막(13c)이 마련되어 있다. 제2의 수지 전극층(14b) 위에는 제2의 도금막(14c)이 마련되어 있다.
제1 및 제2의 소성 전극층(13a,14a)은 예를 들면 도전성 금속 및 유리를 포함하는 도전성 페이스트를 도포하여 베이킹함으로써 형성된다. 또한 제1 및 제2의 소성 전극층(13a,14a)의 상기 도전성 금속으로서는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 또한 제1 및 제2의 소성 전극층(13a,14a)의 상기 유리로서는, 예를 들면 B, Si, Ba, Mg, Al, Li 등을 포함하는 유리를 사용할 수 있다.
제1 및 제2의 소결 전극층(13a,14a)은 각각 세라믹 소체(10)와 동시 소성된 것이어도 되고, 도전성 페이스트를 도포하여 베이킹한 것이어도 된다.
제1 및 제2의 소성 전극층(13a,14a)을 복수의 층으로 구성해도 된다. 이 경우, 1층째의 전극층의 두께, 상세하게는 1층째의 전극층의 가장 두꺼운 부분의 두께는 10㎛~100㎛인 것이 바람직하다. 또한 제1 및 제2의 수지 전극층(13b,14b) 및 제1 및 제2의 도금층(13c,14c)에 대해서도, 제1 및 제2의 소성 전극층(13a,14a)과 같이 복수의 층으로 구성할 수 있다.
제1의 수지 전극층(13b)은 제1의 소성 전극층(13a)을 덮는다. 제2의 수지 전극층(14b)은 제2의 소성 전극층(14a)을 덮는다. 구체적으로는, 제1의 수지 전극층(13b)은 제1의 소성 전극층(13a)상의 제1의 단면에 배치되고, 제1의 소성 전극층(13a)상의 제1의 주면 및 제1의 측면에도 이르도록 마련되어 있는 것이 바람직하다. 제2의 수지 전극층(14b)은, 제2의 소성 전극층(14a)상의 제2의 단면에 배치되고, 제2의 소성 전극층(14a)상의 제2의 주면 및 제2의 측면에도 이르도록 마련되어 있는 것이 바람직하다. 또한 제1의 수지 전극층(13b)은 제1의 소성 전극층(13a)상의 제1의 단면상에만 배치되어도 되고, 제2의 수지 전극층(14b)은 제2의 소성 전극층(14a)상의 제2의 단면상에만 배치되어도 된다.
제1 및 제2의 수지 전극층(13b,14b)의 두께는 예를 들면 10㎛~150㎛정도인 것이 바람직하다.
제1 및 제2의 수지 전극층(13b,14b)은 도전재 및 수지를 포함한다. 이와 같이, 제1 및 제2의 수지 전극층(13b,14b)은 수지를 포함하고 있기 때문에, 예를 들면 도금막이나 도전성 페이스트의 소성물로 이루어지는 도전층보다도 유연성이 풍부하다. 이 때문에, 세라믹 전자부품(1)에 물리적인 충격이나 열사이클에 기인하는 충격이 가해져도, 제1 및 제2의 수지 전극층(13b,14b)이 완충층으로서 기능하여, 세라믹 전자부품(1)에 크랙이 발생하는 것을 억제할 수 있다.
도전재로서는 예를 들면 Ag 또는 금속분의 표면에 Ag 코팅된 것을 사용할 수 있다. 금속분으로서 Cu나 Ni를 사용하는 것이 바람직하다. 도전재로서 Cu에 산화 방지 처리를 실시한 것을 사용할 수도 있다.
도전재의 재료에 Ag를 사용하는 이유로서는 Ag는 낮은 비저항을 가지기 때문에 전극 재료에 적합하다. 또한 귀금속이기 때문에 산화하지 않아 내후성(耐候性)이 높기 때문이다.
도전재의 형상은 특별히 한정되지 않지만, 구상(球狀) 또는 편평상 등이어도 된다. 또한 구상의 도전재와 편평상의 도전재를 혼합하여 사용하는 것이 바람직하다. 또한 도전재의 평균 입경은 특별히 한정되지 않지만, 예를 들면 1.0㎛~10㎛정도여도 된다.
도전재끼리가 접촉함으로써 제1 및 제2의 수지 전극층(13b,14b)의 내부에 통전 경로가 형성된다.
제1 및 제2의 수지 전극층(13b,14b)에 사용하는 수지로서는, 예를 들면 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지 및 폴리이미드 수지 등의 공지의 다양한 열경화성 수지를 사용할 수 있다. 그 중에서도 내열성, 내습성, 밀착성 등이 뛰어난 에폭시 수지는 가장 적절한 수지의 하나이다.
제1 및 제2의 수지 전극층(13b,14b)에는 열경화성 수지와 함께 경화제를 사용하는 것이 바람직하다. 베이스 수지로서 에폭시 수지를 사용할 경우, 에폭시 수지용의 경화제로서는 페놀계, 아민계, 산무수물계, 이미다졸계 등 공지의 다양한 화합물을 사용할 수 있다.
여기서, 리플로우시, 플로우시 또는 에이징시 등에 세라믹 전자부품의 외부전극이 손상을 입는 경우가 있었다. 본 발명자는, 예의 검토한 결과, 상기 리플로우시 등의 가열시에, 이 수분의 팽창이 생김으로써 외부전극이 손상을 입는 것을 발견하였다. 특히, 외부전극의 수지 전극층에 도금을 행하면, 수분이 수지 전극층에 침입하기 쉬워지는 것을 알 수 있었다.
그리하여, 본 실시형태에서는, 제1 및 제2의 수지 전극층(13b,14b)에 있어서의 물의 함유율을 0.005질량%이하로 한다. 이것에 의해, 외부전극에 수지를 사용한 세라믹 전자부품(1)에 있어서, 실장시에 수분이 기화 및 팽창해도 수지의 파괴가 발생하지 않거나, 발생해도 극히 작은 것으로 할 수 있다. 즉, 외부전극이 손상되기 어려워진다. 이것에 의해, 세라믹 전자부품(1)과 실장 기판의 고착력의 저하를 억제할 수 있어, 세라믹 전자부품(1)의 탈락을 억제하는 것이 가능해진다.
제1 및 제2의 수지 전극층(13b,14b)에 있어서의 물의 함유율은 0.0015질량%이상인 것이 바람직하다. 상기 함유율을 0.0015질량%보다도 적게 하기 위해서는 감압 건조 시간이 극단적으로 길어져 버리기 때문이다. 그 때문에 생산성을 저하시켜 버린다.
한편, 상기 함유율이 0.005질량%를 넘어 버리면, 제1 및 제2의 수지 전극층(13b,14b) 중의 수분량이 많아진다. 이 때문에, 리플로우시나 플로우시의 가열에 의해 수분이 기화 및 팽창함으로써 제1 및 제2의 수지 전극층(13b,14b)이 파괴되기 쉬워진다.
제1 및 제2의 수지 전극층(13b,14b) 중의 수분량은 감압 분위기(1×101Pa~1×10-1Pa)하에서 가열함으로써 조정할 수 있다.
제1 및 제2의 수지 전극층(13b,14b) 중의 수분량은, 예를 들면 수분 기화 장치 부착의 칼 피셔 시험기(Karl Fischer testing apparatus)로 측정할 수 있다. 본 실시형태에서는, 리플로우시의 수분의 팽창을 고려하기 위해, 예를 들면 260℃에서 6분간 칩을 가열하여, 발생한 수분을 칼 피셔 시약으로 정량화한다. 이때의 제1 및 제2의 수지 전극층(13b,14b) 중의 수분량은 세라믹 전자부품의 중량에 대한 비율을 나타낸다.
제1의 도금층(13c)은 제1의 수지 전극층(13b)을 덮는다. 제2의 도금층(14c)은 제2의 수지 전극층(14b)을 덮는다.
상술과 같이, 제1 및 제2의 도금층(13c,14c)은 복수층으로 구성할 수 있는데, 하지 도금막과 상기 하지 도금막상에 형성되는 상층 도금막으로 구성하는 것이 바람직하다. 이 경우, 하지 도금막 및 상층 도금막은 예를 들면 Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, Zn으로 이루어지는 군으로부터 선택되는 1종의 금속 또는 상기 금속을 포함하는 합금 도금으로 이루어지는 것이 바람직하다. 보다 구체적으로는, 상층 도금막의 재료로서는, 솔더 젖음성이 좋은 Sn이나 Au를 사용하는 것이 바람직하고, 하지 도금막의 재료로서는 솔더 배리어 성능을 가지는 Ni를 사용하는 것이 바람직하다.
제1 및 제2의 도금층(13c,14c)을 형성하는 각 층(각 도금막)의 두께는 1㎛~15㎛인 것이 바람직하다.
(세라믹 전자부품(1)의 제조방법)
세라믹 전자부품(1)의 제조방법은 특별히 한정되지 않는다. 세라믹 전자부품(1)은 예를 들면 이하의 요령으로 제조할 수 있다.
우선, 제1 및 제2의 내부전극(11,12)을 가지는 세라믹 소체(10)를 준비한다. 구체적으로는, 세라믹 분말을 포함하는 세라믹 페이스트를, 예를 들면 스크린 인쇄법 등에 의해 시트상으로 도포하여 건조시킴으로써 세라믹 그린시트를 제작한다.
다음으로, 상기 세라믹 그린시트 위에, 내부전극 형성용의 도전 페이스트를, 예를 들면 스크린 인쇄법 등에 의해 소정의 패턴으로 도포하고, 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트와, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 준비한다. 또한 세라믹 페이스트나 내부전극 형성용의 도전 페이스트에는 예를 들면 공지의 바인더나 용매가 포함되어 있어도 된다.
계속해서, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층하고, 그 위에, 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트를 순차 적층하여, 또한 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층함으로써, 마더 적층체를 제작한다. 또한 필요에 따라, 정수압 프레스 등의 수단에 의해 마더 적층체를 적층방향으로 프레스해도 된다.
마더 적층체를 소정의 형상 치수로 컷트하여, 소성 전의 세라믹 소체를 복수 제작한다. 이때, 소성 전의 세라믹 소체에 대하여 배럴 연마 등을 실시하여, 능선부나 모퉁이부를 둥그스름하게 해도 된다.
이어서, 소성 전의 세라믹 소체를 소성한다. 이것에 의해, 세라믹 소체(10)가 완성된다. 또한 소성 전의 세라믹 소체의 소성 온도는 사용한 세라믹스나 도전 재료에 따라 적절히 설정할 수 있다. 소성 전의 세라믹 소체의 소성 온도는 예를 들면 900℃~1300℃정도로 할 수 있다.
다음으로, 소성 후의 세라믹 소체(10)의 양 단면에 도전성 페이스트를 도포하여 베이킹을 행함으로써, 제1 및 제2의 소성 전극층(13a,14a)을 형성한다. 또한 베이킹 온도는 예를 들면 700℃~1000℃인 것이 바람직하다.
다음으로, 제1 및 제2의 소성 전극층(13a,14a)을 덮도록 각각 도전재 및 수지를 포함하는 도전성 수지 페이스트를 도포하고, 150℃~300℃의 온도로 열 처리를 행하여 수지를 열경화시킨다. 이것에 의해, 제1의 소성 전극층(13a)상에 제1의 수지 전극층(13b)이 형성되고, 제2의 소성 전극층(14a)상에 제2의 수지 전극층(14b)이 형성된다.
이어서, 제1의 수지 전극층(13b)을 덮도록 제1의 도금층(13c)을 형성하고, 제2의 수지 전극층(14b)을 덮도록 제2의 도금층(14c)을 형성한다. 또한 제1 및 제2의 도금층(13c,14c)은 Ni 도금층과 Sn 도금층의 적층 구조로 형성된다.
그 후, 제1 및 제2의 도금층(13c,14c)이 형성된 것을 감압 분위기하에서 가열하여, 제1 및 제2의 수지 전극층(13b,14b)에 있어서의 물의 함유율을 0.005질량%이하로 조정한다.
이상의 공정에 의해, 세라믹 전자부품(1)을 완성시킬 수 있다.
도 3은 본 실시형태에 있어서의 연속 테이핑 전자부품의 모식적 평면도이다. 도 4는 도 3의 선 IV-IV에 있어서의 모식적 단면도이다.
연속 테이핑 전자부품(3)은 장척상의 캐리어 테이프(30)를 가진다. 캐리어 테이프(30)에는 복수의 캐비티(31)가 길이방향으로 등간격으로 마련되어 있다. 각 캐비티(31)는, 본 실시형태에서는, 직사각형의 평면 형상을 가지고, 캐리어 테이프(30)의 한쪽면으로 열려 있다. 캐비티(31) 내의 각각에 세라믹 전자부품(1)이 수납되어 있다. 캐비티(31)의 크기는 세라믹 전자부품(1)이 수납되는 크기로 되어 있고, 수납되는 세라믹 전자부품(1)의 형상 치수에 따라 정해져 있다. 캐비티(31)와 세라믹 전자부품(1) 사이의 클리어런스는 통상 세라믹 전자부품(1)의 치수의 10~35%이다. 따라서, 캐비티(31)의 중심과, 수납되어 있는 세라믹 전자부품(1)의 중심은 거의 일치하고 있다.
캐리어 테이프(30)에는 세라믹 전자부품(1)을 수납하고, 유지하기 위해, 커버 테이프(32)가 서로 붙어 있다. 세라믹 전자부품(1)을 연속 테이핑 전자부품(3)으로부터 꺼낼 때에는 커버 테이프(32)가 박리된다. 또한 캐리어 테이프(30)에는 복수의 보냄 구멍(33)이 길이방향으로 등간격으로 마련되어 있다. 상기 캐리어 테이프(30)는 종이, 합성 수지 등의 적당한 재료로 구성된다. 또한 캐리어 테이프(30)는 적층재에 의해 구성되어 있어도 된다. 적층재로 캐리어 테이프(30)가 구성되어 있는 경우, 캐비티(31)를 구성하기 위한 관통 구멍이 형성되어 있는 부재에, 상기 캐비티(31)의 바닥면을 형성하기 위한 다른 부재가 적층된 구조여도 된다.
커버 테이프(32)는 적당한 합성 수지 필름 등으로 구성되며, 접착제를 사용하여 캐리어 테이프(30)에 서로 붙어 있다.
이하, 본 발명에 대하여, 구체적인 실시예에 근거하여, 더욱 상세하게 설명하는데, 본 발명은 이하의 실시예에 하등 한정되는 것은 아니며, 그 요지를 변경하지 않는 범위에 있어서 적당히 변경하여 실시하는 것이 가능하다.
(실시예 1~5)
상기 실시형태에 따른 제조방법을 사용하여, 상기 실시형태에 따른 세라믹 전자부품(1)으로서, 상기 실시형태에 따른 세라믹 전자부품(1)과 동일한 세라믹 콘덴서를, 각 실시예에 대하여 하기의 조건으로 300개씩 제작하였다. 또한 도금 후의 감압 건조의 조건을 변경함으로써(후기의 표 1을 참조), 수지 전극층 중에 포함되는 물의 함유율을 5종(실시예 1~5) 설정하고, 그 함수율(含水率)과 리플로우 후의 수지 파괴의 발생수 및 실장 후의 고착력의 관계를 구하였다. 또한 수지 전극층 중에 포함되는 물의 함유율과 리플로우 후의 수지 파괴의 발생수 및 실장 후의 고착력은 각각 100개씩 평가를 행하였다.
세라믹 콘덴서의 사이즈: 3.2mm(L)×2.5mm(W)×2.5mm(T)(설계값)
세라믹스: BaTiO3
용량: 10μF
정격 전압: 25V
소성 온도: 1200℃(2시간 킵)
소성 전극층의 소재: Cu
소성 전극층의 목적의 두께: 110㎛(단면 중앙부의 목적값)
수지 전극층의 도전재: Ag
수지 전극층의 수지: 에폭시 수지
열경화 온도: 200℃
수지 전극층의 목적의 두께: 80㎛(단면 중앙부의 목적값)
도금층의 구성: Ni와 Sn의 2층
도금층의 목적의 두께: 3㎛(Ni)와 4㎛(Sn)(단면 중앙부의 목적값)
도금층 형성 후의 감압 분위기하에서의 건조 온도: 표 1 참조
도금층 형성 후의 감압 분위기하에서의 건조 시간: 표 1 참조
도금층 형성 후의 감압 분위기하에서의 건조 분위기: 1×100Pa
(수지 전극층 중의 수분량의 측정방법)
수지 전극층 중의 수분량은, 테이핑되어 있는 완성품 칩인 세라믹 전자부품을 꺼내어, 260℃의 온도로 6분간 가열하고, 가열에 의해 생긴 수분의 양을 수분 기화 장치 부착의 컬 피셔 시험기로 측정하였다. 또한 리플로우시의 수분의 팽창을 고려하고 있기 때문에, 260℃의 온도로 6분간 세라믹 전자부품을 가열하여, 발생한 수분의 양을 칼 피셔 시약으로 정량화하였다. 표 1의 수치는 100개의 평균값이다.
(수지 파괴의 확인 방법)
JIS 랜드의 기판에 Sn-3Ag-0.5 Cu 솔더의 페이스트를 두께 200㎛로 도포하여, 세라믹 전자부품을 실은 후 리플로우로에 통과시켜 실장하였다. 기판면에 수직인 방향에 있어서, 세라믹 전자부품의 측면을 폭방향의 중앙까지 연마하여 연마면을 관찰하고, 소성 전극층과 수지 전극층의 계면 또는 수지 전극층 내에 생긴 균열을 카운트하였다. 또한 수지의 균열은, 수지 도포시에 발생하는 핀홀과 같은 구형의 모드가 아니라, 경화 후의 수지가 수분이 팽창하는 힘으로 갈라진 모드를 가리킨다.
(고착 강도의 측정방법)
고착 강도는, JIS 랜드의 기판에 Sn-3Ag-0.5 Cu 솔더의 페이스트를 두께 200㎛로 리플로우 실장하고, 실장 후의 세라믹 전자부품을 누름 치구(治具)에 의해 옆으로부터 밀어 상기 세라믹 전자부품이 기판으로부터 박리할 때의 강도를 측정하였다. 또한 표 1의 수치는 100개의 수치의 가장 낮은 수치를 나타낸다.
(비교예 1, 2)
상기 실시형태에 따른 제조방법을 사용하여, 상기 실시형태에 따른 세라믹 전자부품(1)으로서, 상기 실시형태에 따른 세라믹 전자부품(1)과 동일한 세라믹 콘덴서를, 각 비교예에 대하여, 상기 각 실시예와 같은 조건으로 300개씩 제작하였다. 또한 도금 후의 감압 건조의 조건을 변경함으로써(후기의 표 1을 참조), 수지 전극층 중에 포함되는 물의 함유율을 2종(비교예 1, 2) 설정하고, 그 함수율과 리플로우 후의 수지 파괴의 발생수 및 실장 후의 고착력의 관계를 구하였다. 또한 수지 전극층 중에 포함되는 물의 함유율과 리플로우 후의 수지 파괴의 발생수 및 실장 후의 고착 강도에 대해서는 각각 100개씩 평가를 행하였다.
(비교예 3)
도금 후의 감압 건조를 행하지 않은 것 이외에는, 상기 각 실시예와 같은 조건으로 300개씩 세라믹 콘덴서를 제작하였다. 그 후, 수지 전극층 중의 수분율과 리플로우 후의 수지 파괴의 발생수 및 실장 후의 고착력의 관계를 구하였다. 또한 수지 전극층 중에 포함되는 물의 함유율과 리플로우 후의 수지 파괴의 발생수 및 실장 후의 고착 강도에 대해서는, 각각 100개씩 평가를 행하였다.
이상의 실시예 1~5 및 비교예 1~3의 결과를 표 1에 나타낸다.
Figure 112014100347251-pat00001
이상의 결과로부터, 외부전극에 수지를 사용한 세라믹 전자부품에 있어서, 수지 전극층에 포함되는 물의 함유율을 0.005질량%이하로 함으로써, 실장시에 수분이 기화 및 팽창해도 수지의 파괴의 발생을 억제할 수 있는 것을 확인할 수 있었다. 이것에 의해, 세라믹 전자부품과 실장 기판의 고착력의 저하를 억제할 수 있는 것도 확인되어, 세라믹 전자부품의 탈락을 방지하는 것이 가능해지는 것을 알 수 있었다.
1: 세라믹 전자부품 3: 연속 테이핑 전자부품
10: 세라믹 소체 10a: 제1의 주면
10b: 제2의 주면 10c: 제1의 측면
10d: 제2의 측면 10e: 제3의 측면
10f: 제4의 측면 10g: 세라믹부
11: 제1의 내부전극 12: 제2의 내부전극
13: 제1의 외부전극 13a: 제1의 소성 전극층
13b: 제1의 수지 전극층 13c: 제1의 도금층
14: 제2의 외부전극 14a: 제2의 소성 전극층
14b: 제2의 수지 전극층 14c: 제2의 도금층
30: 캐리어 테이프 31: 캐비티
32: 커버 테이프 33: 보냄 구멍

Claims (5)

  1. 세라믹 소체와,
    상기 세라믹 소체 위에 배치된 외부전극을 포함하고,
    상기 외부전극은, 도전재와 수지를 포함하는 수지 전극층을 포함하며,
    상기 수지 전극층에 있어서의 물의 함유율은 0.0015질량%이상이면서 0.005질량%이하인 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 외부전극은 상기 수지 전극층 위에 도금층을 더 포함하는 것을 특징으로 하는 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 외부전극은 상기 세라믹 소체상에 소성 전극층을 더 포함하는 것을 특징으로 하는 세라믹 전자부품.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 한 항에 기재된 세라믹 전자부품과,
    상기 세라믹 전자부품을 수용하는 수용 구멍을 길이방향을 따라 복수 가지는 캐리어 테이프와,
    상기 캐리어 테이프 위에 상기 수용 구멍을 덮도록 마련된 커버 테이프를 포함하는 것을 특징으로 하는 연속 테이핑 전자부품.
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