KR20210095503A - 적층형 전자 부품 - Google Patents

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KR20210095503A
KR20210095503A KR1020200009507A KR20200009507A KR20210095503A KR 20210095503 A KR20210095503 A KR 20210095503A KR 1020200009507 A KR1020200009507 A KR 1020200009507A KR 20200009507 A KR20200009507 A KR 20200009507A KR 20210095503 A KR20210095503 A KR 20210095503A
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김종덕
원재선
유재준
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디; 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.

Description

적층형 전자 부품{MUTILAYER ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layer Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 또한, MLCC는 자동차의 ECU(Electronic Control Unit) 내부에서 전원전압의 안정화, 전압 디커플링, 고주파 노이즈의 감쇄, DC-Blocking 등과 같은 역할을 수행한다.
최근 전자 제품의 기능 및 성능이 고도화 됨에 따라 고주파 영역에서의 지속적인 임피던스 감소가 요구되고 있으며, 이에 따라 Low ESL MLCC 제품들에 대한 수요가 급속히 증가하고 있다.
등가직렬인덕턴스(ESL, Equivalent Serial Inductance)를 낮추기 위한 종래 제품으로는 LICC(Low Inductance Chip Capacitor), SLIC(Super Low Inductance Capacitor), 3단자 MLCC 등이 있다. 그러나, 이들 제품은 주파수가 아주 높은 영역에서 Low ESL 특성을 만족하기 어려운 문제점이 있었다.
이러한 문제를 해결하기 위해, 최근 ESL이 매우 낮은 실리콘 커패시터가 개발되었으나, 실리콘 커패시터의 경우 반도체 공정상 적층 가능한 Layer수가 매우 적어 용량을 확보하기 어려운 문제점이 있다.
따라서, 용량을 확보하면서도 고주파에서의 Low ESL 특성을 만족할 수 있는 새로운 구조의 적층형 전자 부품에 대한 개발이 요구되고 있는 실정이다.
본 발명의 여러 목적 중 하나는 ESL이 낮은 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 고주파 영역에서도 ESL이 낮은 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 단위 부피당 용량이 높은 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며
제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디; 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.
본 발명의 여러 효과 중 하나는 바디의 형상, 외부 전극 및 내부 전극의 배치 형태를 제어함으로써 ESL을 낮춘 것이다. 특히, 본 발명에 따르면 고주파 영역에서의 ESL을 저감시킬 수 있다.
본 발명의 여러 효과 중 하나로 단위 부피당 용량이 높은 적층형 전자 부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1에서 외부 전극을 제외하고 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 제1 내부 전극이 배치된 유전체층을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 제2 내부 전극이 배치된 유전체층을 도시한 도면이다.
도 5는 도 2의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 6은 도 1의 I-I`에 따른 단면도이다.
도 7은 본 발명의 제1 변형예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 8은 본 발명의 제2 변형예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 9는 비교예, 발명예 1 및 발명예 2의 주파수에 따른 임피던스 변화를 측정한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1에서 외부 전극을 제외하고 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 제1 내부 전극이 배치된 유전체층을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 제2 내부 전극이 배치된 유전체층을 도시한 도면이다.
도 5는 도 2의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 6은 도 1의 I-I`에 따른 단면도이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 번갈아 배치된 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극(132); 및 상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고, 상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하이다.
등가직렬인덕턴스(ESL, Equivalent Serial Inductance)를 낮추기 위한 종래 제품으로는 LICC(Low Inductance Chip Capacitor), SLIC(Super Low Inductance Capacitor), 3단자 MLCC 등이 있다. 그러나, 이들 제품은 주파수가 아주 높은 영역에서 Low ESL 특성을 만족하기 어려운 문제점이 있었다.
이러한 문제를 해결하기 위해, 최근 ESL이 매우 낮은 실리콘 커패시터가 개발되었으나, 실리콘 커패시터의 경우 반도체 공정상 적층 가능한 Layer수가 매우 적어 용량을 확보하기 어려운 문제점이 있다.
이에 본 발명에서는 바디의 길이(L)와 바디의 폭(W)을 거의 유사하게 제어하고, 제1 내부 전극(121)은 바디의 제3 내지 제6 면으로 노출되어 제1 외부 전극(131)과 연결하고, 제2 내부 전극(122)과 제2 외부 전극(132)을 비아 전극(123)을 통해 연결함으로써 전류 루프(Loop)를 최소화하고 실장시 기판과 연결되는 면적을 넓게하여 ESL을 낮추었다. 특히, 본 발명에 따르면 고주파 영역에서의 ESL을 현저히 저감시킬 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)는 제1 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. 또한, 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하일 수 있다. W/L이 0.95 초과이거나 1.05 미만인 경우에는 4개의 면 중 2면의 외부 전극간 거리가 길어지기 때문에 전류 루프(Loop)가 증가하여 ESL이 증가될 우려가 있다. 따라서, W/L은 0.95 이상 1.05 이하인 것이 바람직하며, 보다 바람직하게는 L과 W가 실질적으로 동일할 수 있다. 즉, 보다 바람직하게는 바디의 L-W 단면이 실질적으로 정사각형의 형태일 수 있다.
이때, 바디의 제2 방향 길이(L) 및 바디의 제3 방향 길이(W)는 각각 0.5mm 이하일 수 있다. 바디의 제2 방향 길이(L) 또는 바디의 제3 방향 길이(W)가 0.5mm 초과하는 경우, 전극간 거리가 길어져 전류 루프(Loop)가 증가하여 ESL이 증가 될 우려가 있다. 또한, 제1 외부 전극(131)의 제2 방향 길이 또는 제3 방향 길이도 길어져 적층형 전자 부품 내부의 기생 성분과의 다중 공진에 의해 저주파 영역에서의 ESL이 저하될 우려가 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다. 여기서, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류를 사용할 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 보호층(112, 113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 또한, 상부 보호층(112) 및 하부 보호층(113)에는 비아 전극(123)이 포함될 수 있으며, 제1 내부 전극(121)과 제2 외부 전극(132)이 절연되고, 제2 내부 전극(122)과 제2 외부 전극(132)이 비아 전극(123)을 통해 전기적으로 연결되도록 하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극(121, 122)을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 내부 전극(121)은 제3 내지 제6 면으로 노출되고, 제2 내부 전극(122)은 제3 내지 제6 면과 이격되어 배치될 수 있다. 이에 따라, 제1 내부 전극(121)은 제3 내지 제6 면으로 노출되어 제1 외부 전극(131)과 연결되고, 제2 내부 전극(122)은 비아 전극(123)을 통해 제2 외부 전극(132)과 연결됨으로써, 제1 내부 전극(121)과 제2 내부 전극(122)은 서로 다른 극성을 가질 수 있다.
이때, 제1 내부 전극(121)의 길이 및 폭은 바디(110)의 길이(L) 및 폭(W)과 실질적으로 동일할 수 있다. 즉, 제1 내부 전극(121)의 끝단은 바디(110)의 외측으로 모두 노출되고, 제2 내부 전극(122)은 바디(110)의 외측으로 노출되지 않도록 형성될 수 있다. 이에 따라, 제1 외부 전극(131)과의 전기적 연결성을 향상시킬 수 있으며, 제2 내부 전극(122)과 오버랩되는 면적을 최대화하여 단위 부피당 용량을 향상시킬 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
이때, 제1 내부 전극(121) 및 제2 내부 전극(122)의 개수가 각각 20개 이하가 되도록 적층할 수 있다. 즉, 제1 및 제2 내부 전극(121, 122)의 총 적층 개수가 40개 이하가 되도록 적층할 수 있다. 제1 및 제2 내부 전극(121, 122)의 총 적층 개수가 40개 초과인 경우에는 바디(110)의 두께(T)가 너무 두꺼워짐에 따라 실장 신뢰성이 저하될 수 있으며, 특정 주파수에서 공진현상으로 임피던스가 증가될 우려가 있다.
또한, 제1 내부 전극(121) 및 제2 내부 전극(122)의 개수가 각각 10개 이하가 되도록 적층할 수 있다. 즉, 제1 및 제2 내부 전극(121, 122)의 총 적층 개수가 20개 이하가 되도록 적층할 수 있다.
제1 및 제2 내부 전극(121, 122)의 총 적층 개수가 20개 초과인 경우에는 제1 외부 전극(131)의 제1 방향 길이가 길어져 적층형 전자 부품 내부의 기생 성분과의 다중 공진에 의해 특정 주파수 영역에서의 임피던스가 증가될 우려가 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
비아 전극(123)은 제2 외부 전극(132)이 배치되는 면으로 노출되어 제2 내부 전극(122)과 제2 외부 전극(132)을 연결하는 역할을 수행한다.
비아 전극(123)은 제1 내부 전극(121)과는 전기적으로 연결되지 않는다. 이를 위해, 제1 내부 전극(121)은 비아 전극(123)과 이격되어 배치되도록 절연부(121a)를 포함하고, 비아 전극(123)은 절연부(121a) 및 제2 내부 전극(122)을 관통하도록 배치될 수 있다. 이때, 비아 전극(123)의 관통 방향은 제1 방향일 수 있다.
비아 전극(123)은 바디(110)에 비아를 형성한 후, 비아에 도전성 물질을 충진하여 형성할 수 있다. 이때, 도전성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
비아를 형성하기 위해서는 천공기(Mechanical Pin Puncher) 등을 이용한 물리적 관통법이나, 레이저 드릴(Laser Drill)을 이용할 수 있다. 다만, 바디의 두께가 너무 두꺼운 경우에 레이저 드릴을 이용하면 비아 주변이 손상되어 전극의 연결성이 열위해 질 수 있으므로 물리적 관통법을 이용하는 것이 바람직할 수 있다.
한편, 본 발명의 일 실시예에서는 비아 전극(123)이 4개인 경우를 도시하고 있으나, 이에 제한되는 것은 아니다. 예를 들어, 비아 전극(123)은 1개일 수 있으며, 2개 이상의 복수 개로 구성될 수 있다.
단, 비아 전극(123)을 복수 개 배치함에 따라 전류 루프(Loop)를 보다 더 최소화할 수 있어 ESL을 저감시킬 수 있으므로, ESL을 보다 저감시키기 위해서 비아 전극(123)은 2개 이상일 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 전기적으로 연결된다.
제1 외부 전극(131)은 바디(110)의 제3 내지 제6 면에 배치되며 제1 내부 전극(121)과 연결될 수 있다. 제2 외부 전극은 바디(110)의 바디(110)의 제1 및 제2 면 중 어느 한 면 이상에 배치되어 비아 전극(123)과 연결되고, 비아 전극(123)을 통해 제2 내부 전극(122)과 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 도 1에 도시된 바와 같이, 바디(110)의 제3 내지 제6 면을 둘러싸도록 배치될 수 있다. 이에 따라, 제1 내부 전극(121)과 접촉하는 면적을 최대화할 수 있으며, 제1 내부 전극(121)과의 전기적 연결성을 향상시킬 수 있다.
또한, 본 발명의 제1 변형예에 따른 적층형 전자 부품(100a)의 사시도를 개략적으로 도시한 도 7을 참조하면, 제1 외부 전극(131`)은 바디(110)의 제1 및 제2 면의 일부까지 연장되어 배치될 수 있다. 이에 따라, 실장시 기판과 연결되는 면적을 더욱 넓게함으로써 ESL을 보다 낮출 수 있으며, 실장 신뢰성을 향상시킬 수 있다.
한편, 비아 전극(123)이 2개 이상인 경우, 제2 외부 전극(132)은 도 1에 도시된 바와 같이 바디(110)의 제1 면 또는 제2 면에서 상기 2개 이상의 비아 전극(123)과 각각 연결되도록 복수 개 배치될 수 있다.
또한, 본 발명의 제2 변형예에 따른 적층형 전자 부품(100b)의 사시도를 개략적으로 도시한 도 8을 참조하면, 비아 전극(123)이 2개 이상인 경우 제2 외부 전극(132)은 상기 2개 이상의 비아 전극(123)과 모두 연결되도록 배치될 수도 있다. 이에 따라, 실장시 기판과 연결되는 면적을 더욱 넓게함으로써 ESL을 보다 낮출 수 있으며, 실장 신뢰성을 향상시킬 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 외부 전극(131, 132)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 외부 전극(131, 132)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다. 또한, 외부 전극(131, 132)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
외부 전극(131, 132)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
또한, 외부 전극의 외표면에는 도금층이 배치될 수 있다. 도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
(실시예)
도 9는 비교예, 발명예 1 및 2의 주파수에 따른 임피던스 변화를 시뮬레이션한 그래프이며, 하기 표 1은 비교예, 발명예 1 및 2의 주파수에 따른 임피던스값을 시뮬레이션하여 기재한 것이다. 고주파에서 임피던스값은 ESL값과 정비례 관계에 있다.
비교예는 종래의 3 단자 구조를 가지는 MLCC로 바디의 L은 1000μm, W는 500μm로 하고, 제1 및 제2 내부 전극을 각각 10개 적층하여 내부 전극의 총 적층수는 20개였다.
발명예 1 및 2는 본 발명의 일 실시예에 따라 제조된 적층형 전자 부품이다. 발명예 1은 바디의 L 및 W를 각각 300μm로 하고, 제1 및 제2 내부 전극을 각각 10개 적층하여 내부 전극의 총 적층수는 20개였다. 발명예 2는 바디의 L 및 W를 각각 300μm로 하고, 제1 및 제2 내부 전극을 각각 30개 적층하여 내부 전극의 총 적층수는 60개였다.
구분 200MHz 300MHz 500MHz 700MHz 1GHz 2GHz 3GHz
비교예 62.45 pH 58.77 pH 53.30 pH 49.67 pH 46.73 pH 46.86 pH 51.31 pH
발명예1 15.68 pH 25.42 pH 36.92 pH 23.73 pH 21.11 pH 17.56 pH 16.15 pH
발명예2 72.09 pH 35.20 pH 27.99 pH 24.47 pH 21.71 pH 17.97 pH 16.57 pH
도 9를 참조하면, 비교예에 비하여 발명예 1 및 2의 사이즈가 작아 3단자 대비 총 용량은 다소 낮아지나, 단위 부피당 용량은 높을 수 있다.
또한, 비교예 1 과 비교예 2를 비교해 보면, 내부 전극의 총 적층수가 감소함에 따라 자기 공진 주파수(SRF, Self Resonance Frequency)는 증가하는 것을 확인할 수 있다.
상기 표 1을 참조하면, 발명예 2의 경우 200MHz 대역에서 공진 영향으로 ESL 특성이 다소 높게 측정되었으나, 전체적으로 비교예에 비하여 발명예 1 및 2가 ESL 특성이 낮은 것을 확인할 수 있다.
특히, 300MHz 이상의 주파수에서는 주파수가 증가함에 따라 비교예에 비하여 발명예 1 및 2의 ESL 특성이 현저히 낮아지는 것을 확인할 수 있다.
발명예 2의 경우 200MHz 대역에서 ESL 특성이 다소 높게 측정되는 것은 내부 전극의 총 적층 수가 증가함에 따라 외부 전극의 제1 방향 길이가 증가하고, 이로 인해 적층형 전자 부품 내부의 기생 성분과의 다중 공진에 의해서 생기는 현상일 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 제1 및 제2 내부 전극
123: 비아 전극
131, 132: 제1 및 제2 외부 전극

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면으로 포함하는 바디;
    상기 제3 내지 제6 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극;
    상기 제1 및 제2 면 중 어느 한 면 이상에 배치되는 제2 외부 전극; 및
    상기 제2 외부 전극이 배치되는 면으로 노출되어 상기 제2 내부 전극과 상기 제2 외부 전극을 연결하는 비아 전극; 을 포함하고,
    상기 바디의 상기 제2 방향 길이를 L, 상기 바디의 상기 제3 방향 길이를 W라 정의할 때, W/L은 0.95 이상 1.05 이하인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 L 및 W는 각각 0.5mm 이하인
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 내부 전극은 상기 제3 내지 제6 면으로 노출되고,
    상기 제2 내부 전극은 상기 제3 내지 제6 면과 이격되어 배치되는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 제1 내부 전극의 길이 및 폭은 상기 바디의 길이 및 폭과 동일한
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 각각 20개 이하인
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 내부 전극은 상기 비아 전극과 이격되어 배치되도록 절연부를 포함하고,
    상기 비아 전극은 상기 제2 내부 전극과 상기 절연부를 관통하도록 배치되는
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 비아 전극은 2개 이상인
    적층형 전자 부품.
  8. 제7항에 있어서,
    상기 제2 외부 전극은 상기 제1 면 또는 제2 면에서 상기 2개 이상의 비아 전극과 각각 연결되도록 복수 개 배치되는
    적층형 전자 부품.
  9. 제7항에 있어서,
    상기 제2 외부 전극은 상기 제1 면 또는 제2 면에서 상기 2개 이상의 비아 전극과 모두 연결되도록 배치되는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 제1 외부 전극은 상기 제3 내지 제6 면을 둘러싸도록 배치되는
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 외부 전극은 상기 제1 및 제2 면의 일부까지 연장되어 배치되고,
    상기 제2 외부 전극과는 이격되어 배치되는
    적층형 전자 부품.
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