KR100674842B1 - 기판 내장용 적층형 칩 커패시터를 구비하는 인쇄회로 기판 - Google Patents

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Abstract

기계적 파손이 적은 기판 내장용 적층형 칩 커패시터와 이를 구비하는 인쇄회로 기판을 제공한다. 본 발명에 따른 기판 내장용 적층형 칩 커패시터는, 복수의 유전체층을 적층하여 형성된 커패시터 본체와; 상기 커패시터 본체 내에 형성되어, 상기 유전체층들에 의해 분리된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체 내에 수직으로 연장되어, 상기 제1 내부 전극에 연결된 제1 비아 및 상기 제2 내부 전극에 연결된 제2 비아를 포함한다. 상기 제1 및 제2 비아가 인쇄회로 기판의 배선과 연결될 수 있도록, 상기 제1 비아는 상기 커패시터본체의 상면으로 인출되고, 상기 제2 비아는 상기 커패시터 본체의 바닥면으로 인출된다.
적층형 칩 커패시터, 인쇄회로 기판

Description

기판 내장용 적층형 칩 커패시터를 구비하는 인쇄회로 기판{Print Circuit Board Having the Embedded Multilayer Chip Capacitor}
도 1a은 종래의 기판 내장용 적층형 칩 커패시터를 나타내는 사시도이다.
도 1b는 도 1a의 커패시터를 AA' 라인을 따라 자른 단면도이다.
도 2a는 종래의 인쇄회로 기판의 개략적인 단면도이다.
도 2b는 도 2a의 인쇄회로 기판의 문제점을 설명하기 위한 개략적인 단면도이다.
도 3a는 본 발명의 일 실시형태에 따른 기판 내장용 적층형 칩 커패시터의 사시도이다.
도 3b는 도 3a의 커패시터를 XX' 라인을 따라 자른 단면도이다.
도 4a 내지 도 4c는 본 발명의 여러 실시형태들에 따른 기판 내장용 적층형 칩 커패시터의 내부 전극들의 형상을 나타내는 평면도들이다.
도 5는 본 발명의 일 실시형태에 따른 인쇄회로 기판의 분해 사시도이다.
도 6은 도 5의 인쇄회로 기판의 개략적인 단면도이다.
도 7은 본 발명의 다른 실시형태에 따른 기판 내장용 적층형 칩 커패시터의 단면도이다.
도 8은 본 발명의 다른 실시형태에 따른 인쇄회로 기판의 개략적인 단면도이 다.
도 9는 본 발명의 또 다른 실시형태에 따른 기판 내장용 적층형 칩 커패시터의 단면도이다.
도 10은 본 발명의 또 다른 실시형태에 따른 인쇄회로 기판의 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101: 상부 외부 전극 102: 하부 외부 전극
103: 제1 내부 전극 104: 제2 내부 전극
113: 제1 비아 114: 제2 비아
110: 상부 도전층 120: 하부 도전층
130: 상부 적층판 135: 하부 적층판
140: 코어 기판 500, 600, 700: 인쇄회로기판
본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 고신뢰성을 갖는 기판 내장용 적층형 칩 커패시터 및 이를 구비하는 인쇄회로 기판에 관한 것이다.
전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소 자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 커패시터를 기판 내부에 내장하는 방안이 다양하게 제시되고 있다. 기판 내에 커패시터를 내장하는 방법으로는, 기판 재료 자체를 커패시터용 유전체 재료로 사용하고 구리 배선 등을 커패시터용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 커패시터를 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 커패시터를 형성하는 방법, 및 적층형 칩 커패시터를 기판 내에 내장하는 방법 등이 있다.
일반적으로 적층형 칩 커패시터는 세라믹 재질로 된 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층형 칩 커패시터를 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 커패시터를 구현할 수 있다. 예를 들어 일본 특허출원 2002-100875호에는, 코어 기판(core substrate) 내부에 2단자 적층형 칩 커패시터를 내장하는 기술이 개시되어 있다. 상기 일본 특허출원에 개시된 기판 내장용 적층형 칩 커패시터는 커패시터의 좌우측에 형성된 2개의 외부 전극을 구비하고 있다. 이러한 종래의 기술에 따르면, 커패시터를 기판에 내장시키기 위해 통상 얇은 두께를 갖는 박막의 적층형 칩 커패시터를 사용한다.
도 1a 및 도 1b는 기판 내장용 커패시터로 사용되는 종래의 2단자 적층형 칩 커패시터를 나타낸다. 도 1a 및 도 1b를 참조하면, 적층형 칩 커패시터(10)는, 커패시터의 좌우측에 형성된 2개의 외부 전극(11, 13)과, 유전체로 된 커패시터 본체(15)를 포함한다. 도 1b에 도시된 바와 같이, 이 커패시터 본체(15) 내부에는, 제1 내부 전극들(21)과 제2 내부 전극(23)들이 서로 대향하여 배치되어 있다. 제1 내부 전극(21)은 일 외부 전극(11)에 연결되고, 제2 내부 전극(23)은 타 외부 전극(13)에 연결되어, 양자는 서로 다른 극성을 나타낸다.
이러한 적층형 칩 커패시터(10)를 기판에 내장하기 위해서는, 적층형 칩 커패시터(10)는 얇은 두께를 가져야 한다. 이와 같이 적층형 칩 커패시터(10)가 얇은 두께를 가질 경우에는, 제조 과정 중에 또는 제조된 후 커패시터를 취급하는 과정에서 치핑(chipping; 이가 빠진 자국(5)) 또는 크랙(crack; 6))이 발생하기 쉽다. 이러한 치핑이나 크랙은 커패시터의 신뢰성을 악화시키고, 오동작을 일으키는 원인으로 작용할 수 있다.
도 2a는 종래의 적층형 칩 커패시터(10)가 내장된 인쇄회로 기판(20)을 나타내는 단면도이다. 도 2a를 참조하면, 인쇄회로 기판(20)은 상부 적층판(30) 및 하부 적층판(35)과 그 사이에 개재된 코어 기판(40)을 포함한다. 코어 기판에 형성된 홈(41) 내에 상기 적층형 칩 커패시터(10)가 배치되어 있고, 커패시터(10)의 외부 전극(11, 13)은 각각 도전성 비어(51, 53)를 통해 패드(61, 63)와 연결되어 있 다.
이러한 인쇄회로 기판(20)을 제조하기 위해서는, 커패시터(10)를 코어 기판(40) 내부에 삽입한 후, 기판 배선과 커패시터의 외부 전극(11, 13)을 연결하기 위하여 레이저를 이용하여 상부 적층판(30) 및 하부 적층판(40)에 비아홀(via hole)을 뚫어야 한다. 이러한 레이저 가공은 인쇄회로 기판의 제조 비용을 상당히 증가시키는 요인이 된다. 또한, 적층형 칩 커패시터(10)의 크기가 작아질수록 레이저 가공의 정확성이 낮아져서 정확한 위치에 비아홀을 정렬시키기가 어려워진다. 나아가, 종래의 커패시터(10)가 내장된 인쇄회로 기판(20)을 제조하는 과정, 또는 그 제조된 인쇄회로 기판(20)을 취급하는 과정에서 기판(20)이 휘어지게 되면, 기판 내부의 커패시터(10)에 기계적 손상이 발생할 수 있다. 즉, 도 2b에 도시된 바와 같이, 기판(20)이 휘어질 경우, 박막의 커패시터(10)에는 크랙(70)이 쉽게 발생하고, 이에 따라 커패시터(10) 자체가 깨질 수 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 치핑이나 크랙이 적은 고신뢰성의 기판 내장용 적층형 칩 커패시터를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 기판 내장용 적층형 칩 커패시터를 구비하는 인쇄회로 기판으로서 제조 비용이 절감되고 커패시터의 기계적 손상을 방지할 수 있는 고신뢰성의 인쇄회로 기판을 제공하는 데에 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 기판 내장용 적층형 칩 커패시터는, 복수의 유전체층을 적층하여 형성된 커패시터 본체와; 상기 커패시터 본체 내에 형성되어, 상기 유전체층들에 의해 분리된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체 내에 수직으로 연장되어, 상기 제1 내부 전극에 연결된 제1 비아 및 상기 제2 내부 전극에 연결된 제2 비아를 포함한다. 상기 제1 및 제2 비아가 인쇄회로 기판의 배선과 연결될 수 있도록, 제1 비아는 상기 커패시터본체의 바닥면으로 인출(led out)되고, 제2 비아는 상기 커패시터 본체의 상면으로 인출된다.
본 발명에 따르면, 상기 제1 비아의 인출부는, 상기 인쇄회로 기판(즉, 상기 커패시터가 내장되는 인쇄회로 기판) 내에 형성된 하부 도전층에 연결되고, 상기 제2 비아의 인출부는 상기 인쇄회로 기판 내에 형성된 상부 도전층에 연결된다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부 전극 및 제2 내부 전극에는 관통 구멍이 형성되어 있다. 이 경우, 상기 제1 비아는 상기 제2 내부 전극의 관통 구멍의 내주면과 접촉하지 않도록 상기 제2 내부 전극의 관통 구멍을 통과하며, 상기 제2 비아는 상기 제1 내부 전극의 관통 구멍의 내주면과 접촉하지 않도록 상기 제1 내부 전극의 관통 구멍을 통과한다. 또한, 상기 제1 비아는 상기 제1 내부 전극의 전극면과 만나고, 상기 제2 비아는 상기 제2 내부 전극의 전극면과 만난다. 이러한 관통 구멍 구조를 구비함으로써, 상기 제1 내부 전극은 상기 제1 비아에만 연결되고 상기 제2 내부 전극은 제2 내부 전극에만 연결될 수 있다. 그러나, 본 발명이 상기 관통 구멍에 의해 제한되는 것은 아니며, 상기 내부 전극은 다른 구조를 가질 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 적층형 칩 커패시터는 상기 커패시터 본체의 상면 및 바닥면에 각각 형성된 상부 외부 전극과 하부 외부 전극을 더 포함할 수 있다. 상기 하부 외부 전극은 상기 제1 비아를 통해 상기 제1 내부 전극과 연결되며, 상기 상부 외부 전극은 상기 제2 비아를 통해 상기 제2 내부 전극과 연결된다.
본 발명의 다른 실시형태에 따르면, 상기 적층형 칩 커패시터는 상기 제1 비아의 인출부에 형성된 제1 범프와, 상기 제2 비아의 인출부에 형성된 제2 범프를 더 포함할 수 있다. 이들 범프는 일종의 커패시터 단자의 역할을 할 수 있다. 따라서, 이 경우 별도의 외부 전극 없이도 상기 범프를 통해 내부 전극들을 인쇄회로 기판의 배선 구조와 연결할 수 있게 된다.
본 발명의 또 다른 실시형태로서, 상기 적층형 칩 커패시터는 외부 전극 혹은 비아 인출부의 범프를 구비하지 않을 수도 있다. 이 경우, 상기 제1 및 제2 비아의 인출부 각각은, 상기 인쇄회로 기판 내에 형성된 하부 및 상부 도전층에 직접 연결된다.
본 발명의 바람직한 실시형태에 따르면, 상기 적층형 칩 커패시터는, 가로 길이가 0.4 내지 2.0 ㎜이고, 세로 길이가 0.4 내지 2.0 ㎜이고, 두께가 0.05 내지 1.0 ㎜인 크기를 갖는다. 이와 같이 가로 및 세로 길이에 대한 두께의 비를 충분히 크게 함으로써, 상기 커패시터는 우수한 기계적 특성을 나타낸다.
본 발명의 일 실시형태에 따르면, 상기 적층형 칩 커패시터 내에 형성된 상기 제1 및 제2 비아의 단면은 원형일 수 있다. 이 경우, 상기 제1 및 제2 비아의 단면의 직경은 50 내지 500㎛인 것이 바람직하다. 또한, 다른 실시형태로서, 상기 적층형 칩 커패시터 내에 형성된 상기 제1 및 제2 비아의 단면은 직사각형일 수도 있다. 이 경우, 상기 제1 및 제2 비아의 단면의 가로 길이 및 세로 길이는 50 내지 500 ㎛인 것이 바람직하다. 상기 제1 및 제2 비아의 단면은 삼각형 또는 육각형일 수 있으며, 그 밖에 다른 형상의 단면일 수도 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명에 따른 인쇄회로 기판은, 코어 기판과; 상기 코어 기판에 내장되어, 수평으로 배열된 복수의 적층형 칩 커패시터와; 상기 복수의 적층형 칩 커패시터의 상부 및 하부에 각각 형성되어, 상기 복수의 적층형 칩 커패시터를 병렬로 연결시키는 상부 도전층 및 하부 도전층을 포함한다. 또한, 상기 적층형 칩 커패시터 각각은, 복수의 유전체층을 적층하여 형성 된 커패시터 본체와; 상기 커패시터 본체 내에 형성되어, 상기 유전체층들에 의해 분리된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체 내에 수직으로 연장되어, 상기 제1 내부 전극에 연결된 제1 비아 및 상기 제2 내부 전극에 연결된 제2 비아를 포함한다. 또한, 제1 비아는 상기 커패시터본체의 바닥면으로 인출(led out)되고, 제2 비아는 상기 커패시터 본체의 상면으로 인출된다.
본 발명의 따르면, 상기 상부 및 하부 도전층은, 도전성 접착 고분자층, 도전성 테이프, 도전성 에폭시 수지층, 도전성 페이스트층 또는 도금층일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 적층형 칩 커패시터는 상기 커패시터 본체의 상면 및 바닥면에 각각 형성된 상부 외부 전극과 하부 외부 전극을 더 포함하며, 상기 상부 외부 전극은 상기 상부 도전층과 직접 연결되고, 상기 하부 외부 전극은 상기 하부 도전층과 직접 연결된다.
본 발명의 다른 실시형태에 따르면, 상기 적층형 칩 커패시터는 상기 제1 비아의 인출부에 형성된 제1 범프와, 상기 제2 비아의 인출부에 형성된 제2 범프를 더 포함할 수 있다. 이들 범프는 일종의 커패시터 단자의 역할을 할 수 있다. 따라서, 이 경우 별도의 외부 전극 없이도 상기 범프를 통해 내부 전극들을 인쇄회로 기판의 배선 구조와 연결할 수 있게 된다.
본 발명의 또 다른 실시형태로서, 상기 적층형 칩 커패시터는 외부 전극 혹은 비아 인출부의 범프를 구비하지 않을 수도 있다. 이 경우, 상기 제1 및 제2 비아의 인출부 각각은, 상기 인쇄회로 기판 내에 형성된 하부 및 상부 도전층에 직접 연결된다.
본 발명에 따르면, 인쇄회로 기판의 휨이 발생하다 하더라도, 기판에 내장된 커패시터가 손상되지 않도록 하는 방안을 제공한다. 이를 위해, 통상적인 박막 적층형 칩 커패시터(도 1a 참조)보다 작은 수평 길이를 갖는 복수개의 적층형 칩 커패시터를 인쇄회로 기판 내에 수평으로 배열하고, 이 커패시터들을 병렬로 연결한다. 이에 따라, 커패시터의 기계적 손상을 막을 수 있고 높은 정전용량을 구현할 수 있게 된다.
또한, 종래의 2단자 적층형 칩 커패시터(도 1a 및 도 1b 참조)와 달리, 인쇄회로 기판에 내장되는 커패시터의 단자는 커패시터의 좌우측면에 형성되지 않고 커패시터의 상하면에 형성된다(즉, 적층형 칩 커패시터는 상부 단자 및 하부 단자를 구비한다). 이를 위해 적층형 칩 커패시터의 동일 극성을 갖는 내부 전극들을 비아를 통해 서로 연결시키고, 이 비아를 커패시터의 상면 또는 바닥면으로 인출한다. '상기 비아의 인출부 자체' 또는 '인출부에 형성된 범프' 또는 '인출부와 연결된 상부 및 하부 외부 전극'은 적층형 칩 커패시터의 상부 및 하부 단자를 형성한다.
수평으로 배열된 상기 복수의 적층형 칩 커패시터의 상부 및 하부 단자들은 인쇄회로 기판에 형성된 상부 도전층 및 하부 도전층에 직접 연결된다. 이에 따라, 기판 배선과 커패시터 단자를 연결하기 위해 적층판(도 1b의 도면부호 30 및 35 참조)에 비아홀을 뚫을 필요가 없게 되어, (상기 비아홀을 뚫기 위한 레이저 가공이 필요하지 않으므로) 인쇄회로 기판의 제조 비용이 크게 절감된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 3a는 본 발명의 일 실시형태에 따른 기판 내장용 적층형 칩 커패시터의 사시도이고, 도 3b는 도 3a의 커패시터를 XX' 라인을 따라 자른 단면도이다. 도 3a 및 도 3b를 참조하면, 본 실시형태에 따른 기판 내장용 적층형 칩 커패시터(100)는, 커패시터 본체(105), 본체(105) 상면에 형성된 상부 외부 전극(101), 및 본체(105) 바닥면에 형성된 하부 외부 전극(102)을 포함한다. 상기 커패시터 본체(105)는 복수의 유전체층(도 4의 도면부호 51, 52 참조)을 적층하여 형성된 것이다.
도 3b에 도시된 바와 같이, 커패시터 본체(105)의 내부에는 유전체층들(51, 52)에 의해 분리된 복수의 제1 내부 전극(103)과 제2 내부 전극(104)이 교대로 적층되어 있다. 제1 내부 전극(103)과 제2 내부 전극(104)은 서로 다른 극성을 갖는다. 또한, 커패시터 본체(105) 내에는 수직으로 연장된 제1 비아(113) 및 제2 비아(114)가 형성되어 있다. 제1 내부 전극들(103)은 제1 비아(113)에 연결되고, 제2 내부 전극들(104)은 제2 비아(114)에 연결된다. 상기 비아(113, 114)는 도전체로 되어 있다. 제1 비아(113)는 커패시터 본체(105)의 바닥면으로 인출되고, 제2 비아(114)는 커패시터 본체(105)의 상면으로 인출된다. 제1 비아(113)의 인출부는 하부 외부 전극(102)과 접촉 연결되고, 제2 비아(114)의 인출부는 상부 외부 전극(101)과 접촉 연결된다. 이와 같은 구조의 비아를 구비함으로써, 커패시터(100)는 상하 구조(top-bottom structure)의 외부 단자를 구현할 수 있게 된다.
도 4a는, 상기 적층형 칩 커패시터(100) 내에 배치된 내부 전극들(103, 104)의 형상을 나타내는 평면도이다. 도 4a를 참조하면, 유전체층(51, 52) 상에 각각 제1 내부 전극(103) 및 제2 내부 전극(104)이 형성되어 있다. 각각의 내부 전극(103, 104)에는 관통 구멍(61, 62)이 형성되어 있다. 제1 비아(113)는 제2 내부 전극(104)에 형성된 관통 구멍(62)을 통과하되, 관통 구멍(62)의 내주면에는 접촉하지 않는다. 또한, 제1 비아(113)는 제1 내부 전극(103)의 전극면과 만나서 연결된다. 도 4a에서, 제1 내부 전극(103)의 전극면에 도시된 점선 부분은, 제1 내부 전극(103)이 제1 비아(113)와 만나서 연결되는 부분을 나타낸다. 이에 따라, 제1 비 아(113)는 제1 내부 전극(103)에만 연결되고 제2 내부 전극(104)에는 연결되지 않는다. 마찬가지 방식으로, 제2 비아(114)는, 제2 내부 전극(104)에만 연결되고 제1 내부 전극(103)에는 연결되지 않는다. 이에 따라, 제1 내부 전극(103)과 제2 내부 전극(104)에는 서로 다른 극성의 전압을 공급할 수 있게 된다. 본 실시형태에서는 내부 전극에 관통 구멍이 형성되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 다른 구조의 내부 전극을 채용할 수도 있다. 예를 들어, 도 4b 또는 도 4c에 도시된 바와 같은 내부 전극 구조를 사용할 수도 있다.
도 4b를 참조하면, 유전체층(51, 52) 상에는 커팅된 모서리부를 갖는 제1 내부 전극(203) 및 제2 내부 전극(204)이 각각 형성되어 있다. 제2 비아(214)가 제1 내부 전극(203)과 연결되지 않도록 제1 내부 전극(203)의 일 모서리부는 커팅(cutting out)되어 있다. 이에 따라, 제1 내부 전극(203)은 제1 비아(213)에만 연결되고 제2 비아(214)에는 연결되지 않는다. 마찬가지로, 제2 내부 전극(204)의 일 모서리부도 커팅되어, 제2 내부 전극(204)은 제2 비아(214)에만 연결되고 제1 비아(213)에는 연결되지 않는다. 이에 따라, 제1 내부 전극(203)과 제2 내부 전극(204)에는 서로 다른 극성의 전압을 공급할 수 있게 된다.
도 4c를 참조하면, 유전체층(51, 52) 상에는 좌우로 교대로 시프트(shift)된 제1 내부 전극(303)과 제2 내부 전극(304)이 각각 형성되어 있다. 제2 비아(314)가 제1 내부 전극(303)과 연결되지 않도록 제1 내부 전극(303)은 일측으로 시프트되어 있다. 이에 따라, 제1 내부 전극(303)은 제1 비아(313)에만 연결되고 제2 비아(314)에는 연결되지 않는다. 제2 내부 전극(304)은 타측으로 시프트되어, 제2 비아(314)에만 연결되고 제1 비아(313)에는 연결되지 않는다. 이에 따라, 제1 내부 전극(303)과 제2 내부 전극(304)에는 서로 다른 극성의 전압을 공급할 수 있게 된다.
상기 커패시터(100)는, 종래의 기판 내장용 적층형 칩 커패시터(도 1a 참조)와 달리, 두께에 대한 수평 길이의 비가 작다. 바람직하게는, 상기 적층형 칩 커패시터(100)는, 가로 길이가 0.4 내지 2.0 ㎜이고, 세로 길이가 0.4 내지 2.0 ㎜이고, 두께가 0.05 내지 1.0 ㎜인 크기를 갖는다. 이와 같이 두께에 대한 수평 길이(가로 및 세로 길이)의 비를 충분히 작게 함으로써, 인쇄회로 기판이 휘어지더라도 기판에 내장된 커패시터(100)에는 손상이 발생되지 않는다. 또한, 커패시터 자체의 크기(특히 수평 길이)가 작기 때문에, 적층형 칩 커패시터를 제조하는 과정 또는 이를 취급하는 과정에서 발생될 수 있는 치핑이나 크랙의 가능성을 감소시켜준다. 이와 같이 작은 사이즈로 인해 발생되는 정전용량의 감소는, 후술하는 바와 같이, 여러 개의 커패시터(100)를 병렬로 연결시킴으로써 극복될 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 제1 및 제2 비아(113, 114)의 단면은 원형으로 형성되어 있다. 이 경우, 상기 비아(113, 114)의 단면의 직경은 50 내지 500㎛인 것이 바람직하다. 그러나, 다른 방안으로서, 제1 및 제2 비아의 단면은 직사각형일 수도 있다. 비아의 단면의 형상이 직사각형일 경우, 제1 및 제2 비아의 단면의 가로 길이 및 세로 길이는 50 내지 500 ㎛인 것이 바람직하다. 그 밖에도, 제1 및 제2 비아의 단면은 삼각형 또는 육각형이 될 수도 있다. 본 발명이 비아 단면의 형상에 의해 제한되는 것은 아니다.
이하, 본 발명에 따른 기판 내장용 적층형 칩 커패시터를 포함하는 인쇄회로 기판에 대하여 설명한다. 도 5는, 본 발명의 일 실시형태에 따른 인쇄회로 기판의 분해 사시도이며, 도 6은 도 5의 인쇄회로 기판의 개략적인 단면도이다. 도 5 및 도 6을 참조하면, 인쇄회로 기판(500)은, 복수개의 적층형 칩 커패시터(100)를 내부에 포함하고 있다. 인쇄회로 기판(500)에 내장된 커패시터(100)의 구조는 이미 설명한 바와 같다(도 3 및 도 4a 내지 도4c 참조).
도 5 및 도 6에 도시된 바와 같이, 인쇄회로 기판(500)은 커패시터 내장용 홈이 형성되어 있는 코어 기판(140)을 포함한다. 코어 기판(140) 상면 및 하면에는 각각 상부 적층판(130) 및 하부 적층판(135)이 적층되어 있다. 코어 기판(140)에 형성된 홈 내에는 복수개의 적층형 칩 커패시터(100)가 수평으로 배열되어 있다. 또한, 수평으로 배열되어 있는 적층형 칩 커패시터들의 상면 및 하면에는 각각 상부 도전층(110) 및 하부 도전층(120)이 형성되어 있다. 상기 상부 및 하부 도전층(110, 120)으로는, 도전성 접착 고분자층, 도전성 테이프, 도전성 에폭시 수지층, 도전성 페이스트층 또는 도금층을 사용할 수 있다. 상기 상부 및 하부 도전층(110, 120)으로 사용될 수 있는 도전성 테이프로는 이방성 도전성 테이프(anisotropic conductive tape) 또는 카본 테이프(carbon tape) 등이 있다.
상기 상부 도전층(110) 및 하부 도전층(120)은 수평으로 배열된 커패시터들(100)을 서로 병렬 연결시키는 역할을 한다. 즉, 커패시터들(100)의 상부 외부 전극들(101)은 상부 도전층(110)과 접촉 연결되고, 하부 외부 전극들(102)은 하부 도전층(120)과 접촉 연결된다. 상기 상부 도전층(110) 및 하부 도전층(120)은 각각 인쇄회로 기판(500)에 형성된 배선 구조(미도시)와 연결되어 커패시터들(100)에 전압을 인가하게 된다.
이와 같이, 상하 구조의 단자들(terminals of top-bottom structure)을 갖는 작은 크기의 복수개 커패시터들(100)을 상하부 도전층(110, 120)으로 서로 병렬연결함으로써, 충분한 정전용량(capacitance)를 구현할 수 있을 뿐만 아니라 인쇄회로 기판(500)이 휘어지더라도 커패시터(100)의 손상을 방지할 수 있게 된다.
본 발명에 따르면, 기판 내장용 적층형 칩 커패시터의 단자는 여러가지 다른 방식으로 구현될 수 있다. 다시 말해서, 전술한 바와 같은 상하부 외부 전극을 채용하지 않고도 상하 구조의 커패시터 단자를 구현할 수 있다. 이러한 예들이 도 7 및 도 9에 도시되어 있다.
도 7은, 본 발명의 다른 실시형태에 따른 기판 내장용 적층형 칩 커패시터의 단면도이다. 도 7을 참조하면, 적층형 칩 커패시터(200)는 상하부에 외부 전극을 구비하지 않는다. 대신에, 비아(113, 114)의 인출부(113a, 114a) 자체가 커패시터(200)의 외부 단자 역할을 한다. 커패시터의 나머지 다른 구성요소는 전술한 바와 같다. 이러한 기판 내장용 적층형 칩 커패시터(200)를 채용하여 제조된 인쇄회로 기판(600)이 도 8에 도시되어 있다.
도 8을 참조하면, 수평을 배열된 복수의 적층형 칩 커패시터들(200)은, 별도의 외부 전극 없이 상부 및 하부 도전층(110, 120)을 통해 서로 연결되어 있다. 즉, 하부 도전층(120)에 제1 비아(113)의 인출부(113a)가 직접 접촉 연결되고, 상부 도전층(110)에 제2 비아(114)의 인출부(114a)가 직접 접촉 연결된다. 이에 따라 복수의 적층형 칩 커패시터들(200)은 서로 병렬로 연결되어 높은 정전용량을 구현할 수 있게 된다.
또 다른 방안으로서, 도 9에 도시된 바와 같이 기판 내장용 적층형 칩 커패시터(300)는 비아(112, 113)의 인출부에 범프(113b, 114b)를 구비할 수도 있다. 커패시터(300)가 인쇄회로 기판에 내장될 경우, 이러한 범프(113b, 114b)는 상하부 도전층에 직접 접촉 연결된다. 이와 같은 범프(113b, 114b)를 구비한 적층형 칩 커패시터(300)를 채용하여 제조된 인쇄회로 기판(700)이 도 10에 도시되어 있다.
도 10을 참조하면, 수평을 배열된 복수의 적층형 칩 커패시터들(300)은, 별 도의 외부 전극 없이 상부 및 하부 도전층(110, 120)을 통해 서로 연결되어 있다. 즉, 하부 도전층(120)에 제1 비아(113)의 범프(113b)가 직접 접촉 연결되고, 상부 도전층(110)에 제2 비아(114)의 범프(114b)가 직접 접촉 연결된다. 이에 따라 복수의 적층형 칩 커패시터들(300)은 서로 병렬로 연결되어 높은 정전용량을 구현할 수 있게 된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 커패시터 내부에 형성된 비아를 사용하여 상하 구조의 단자를 구비함으로써, 기판 내장용 적층형 칩 커패시터는 치핑이나 크랙 등의 기계적 손상이 적게 발생된다. 또한, 감소된 수평 길이를 갖는 복수의 적층형 칩 커패시터를 수평으로 배열하여 병렬 연결시킴으로써, 인쇄회로 기판이 휘어질 경우에도 그 기판에 내장된 상기 커패시터의 기계적 손상을 방지할 수 있게 된다. 또한, 여러개의 적층형 칩 커패시터를 병렬 연결시킴으로써 높은 정전용량을 구현할 수 있게 된다. 나아가, 기판 내장용 적층형 칩 커패시터의 단자와 기판 배선을 연결하기 위한 별도의 비아홀 형성 공정이 불필요하므로, 레이저 가공 싱의 정렬 불량이 발생할 여지가 없고, 인쇄회로 기판의 제조 비용을 절감할 수 있게 된다.

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  14. 코어 기판;
    상기 코어 기판 내에 형성된 하나의 홈에 내장되어, 수평으로 배열된 복수의 적층형 칩 커패시터;
    상기 복수의 적층형 칩 커패시터 전체의 상부 및 하부와 각각 접촉하도록 형성되어, 상기 복수의 적층형 칩 커패시터를 병렬로 연결시키는 상부 도전층 및 하부 도전층을 포함하고,
    상기 적층형 칩 커패시터 각각은,
    복수의 유전체층을 적층하여 형성된 커패시터 본체-상기 커패시터 본체의 측면 전체는 노출되어 있음-;
    상기 커패시터 본체 내에 형성되어, 상기 유전체층들에 의해 분리된 복수의 제1 내부 전극 및 제2 내부 전극; 및
    상기 커패시터 본체 내에 수직으로 연장되어, 상기 제1 내부 전극에 연결된 제1 비아 및 상기 제2 내부 전극에 연결된 제2 비아를 포함하고,
    상기 제1 비아는 상기 커패시터 본체의 바닥면으로 인출되어 상기 하부 도전층에 접속되고, 상기 제2 비아는 상기 커패시터 본체의 상면으로 인출되어 상기 상부 도전층에 접속되는 것을 특징으로 하는 인쇄회로 기판.
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  16. 제14항에 있어서,
    상기 상부 및 하부 도전층은, 도전성 접착 고분자층, 도전성 테이프, 도전성 에폭시 수지층, 도전성 페이스트층 또는 도금층인 것을 특징으로 하는 인쇄회로 기판.
  17. 제14항에 있어서,
    상기 적층형 칩 커패시터는 상기 커패시터 본체의 상면 및 바닥면에 각각 형성된 상부 외부 전극과 하부 외부 전극을 더 포함하고,
    상기 상부 외부 전극은 상기 상부 도전층과 직접 연결되고, 상기 하부 외부 전극은 상기 히부 도전층과 직접 연결되는 것을 특징으로 하는 인쇄회로 기판.
  18. 제14항에 있어서,
    상기 적층형 칩 커패시터는 상기 제1 비아의 인출부에 형성된 제1 범프와, 상기 제2 비아의 인출부에 형성된 제2 범프를 더 포함하고, 상기 제1 범프는 상기 하부 도전층과 직접 연결되고, 상기 제2 범프는 상기 상부 도전층과 직접 연결되는 것을 특징으로 하는 인쇄회로 기판.
  19. 제14항에 있어서,
    상기 제1 비아의 인출부는 상기 하부 도전층에 직접 연결되고, 상기 제2 비아의 인출부는 상기 상부 도전층에 직접 연결되는 것을 특징으로 하는 인쇄회로 기판.
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