KR20150046712A - 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 - Google Patents

기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체층을 포함하고, 두께 방향으로 마주보는 제1, 제2 주면, 폭 방향으로 마주보는 제1, 제2 측면 및 길이 방향으로 마주보는 제1, 제2 단면을 가지며, 1300μm 이하의 길이를 갖는 세라믹 본체; 상기 제1 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제1 외부전극; 상기 제2 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제2 외부전극; 상기 제1 외부전극 및 상기 제2 외부전극과 일정 간격을 두고 상기 제1 외부전극과 상기 제2 외부전극 사이에 배치된 제3 외부전극; 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 외부전극 및 상기 제2 외부전극과 연결되는 제1 내부전극; 및 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제3 외부전극과 연결되는 제2 내부전극; 을 포함하며, 상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때 5≤G/te를 만족하는 기판 내장용 적층 세라믹 전자부품을 제공할 수 있다.

Description

기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판{EMBEDDED MULTILAYER CAPACITOR AND PRINT CIRCUIT BOARD HAVING EMBEDDED MULTILAYER CAPACITOR}
본 발명은 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판에 관한 것이다.
전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 적층 세라믹 전자부품을 기판 내부에 내장하는 방안이 다양하게 제시되고 있다.
기판 내에 적층 세라믹 전자부품을 내장하는 방법으로는, 기판 재료 자체를 적층 세라믹 전자부품용 유전체 재료로 사용하고 구리 배선 등을 적층 세라믹 전자부품용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 적층 세라믹 전자부품을 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 적층 세라믹 전자부품을 형성하는 방법, 및 적층 세라믹 전자부품을 기판 내에 내장하는 방법 등이 있다.
일반적으로 적층 세라믹 전자부품은 세라믹 재질로 된 복수 개의 유전체층과 이 복수 개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층 세라믹 전자부품을 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 적층 세라믹 전자부품을 구현할 수 있다.
기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판을 제조하기 위해서는 적층 세라믹 전자부품을 코어 기판 내부에 삽입한 후, 기판 배선과 적층 세라믹 전자부품의 외부 전극을 연결하기 위하여 레이저를 이용하여 상부 적층판 및 하부 적층판에 비아홀(via hole)을 뚫어야 한다. 이러한 레이저 가공은 인쇄회로 기판의 제조 비용을 상당히 증가시키는 요인이 된다.
기판 내장용 적층 세라믹 전자부품을 기판에 임베딩하는 과정에서 에폭시 수지를 충천 후 경화시키고 금속전극의 결정화를 위한 열처리 공정을 거치게 되는데, 에폭시 수지가 적층 세라믹 전자부품을 실링하도록 축전되지 않는 경우 기판과 적층 세라믹 전자부품 접착면의 결함이 발생할 수 있다. 또한, 에폭시 수지, 금속 전극, 적층 세라믹 전자부품의 세라믹 등의 열팽창계수(CTE)의 차이 또는 기판의 열팽창에 의한 기판과 적층 세라믹 전자부품 접착면의 결함이 발생할 수 있다. 이러한 결함은 신뢰성 테스트 과정에서 접착면 들뜸(Delamination)의 불량을 발생시키는 문제점이 있다.
한국공개특허 제 10-2009-0083568호
본 발명은 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하고, 두께 방향으로 마주보는 제1, 제2 주면, 폭 방향으로 마주보는 제1, 제2 측면 및 길이 방향으로 마주보는 제1, 제2 단면을 가지며, 1300μm 이하의 길이를 갖는 세라믹 본체; 상기 제1 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제1 외부전극; 상기 제2 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제2 외부전극; 상기 제1 외부전극 및 상기 제2 외부전극과 일정 간격을 두고 상기 제1 외부전극과 상기 제2 외부전극 사이에 배치된 제3 외부전극; 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 외부전극 및 상기 제2 외부전극과 연결되는 제1 내부전극; 및 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제3 외부전극과 연결되는 제2 내부전극; 을 포함하며, 상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때 5≤G/te를 만족하는 기판 내장용 적층 세라믹 전자부품을 제공할 수 있다.
상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때, G/te는 G/te≤46을 만족할 수 있다.
상기 제1 내부전극은 상기 제1 단면으로 인출되는 제1 리드부 및 상기 제2 단면으로 인출되는 제2 리드부를 포함할 수 있다.
상기 제1 내부전극은 상기 제1, 제2 측면 중 적어도 일면과 제1 단면으로 인출되는 제1 리드부 및 상기 제1, 제2 측면 중 적어도 일면과 제2 단면으로 인출되는 제2 리드부를 포함할 수 있다.
상기 제2 내부전극은 상기 제1 측면으로 인출되는 제3 리드부 및 상기 제2 측면으로 인출되는 제4 리드부 중 하나 이상을 포함할 수 있다.
상기 제1 외부전극 및 제2 외부전극의 상기 제1 주면으로 연장된 길이는 280μm 내지 380μm일 수 있다.
상기 제3 외부전극의 상기 제1 주면에 형성된 영역의 밴드 폭은 280μm 내지 380μm일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접하는 외부전극 사이의 간격(G)은 80μm 이상일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극은 최외층에 형성된 구리(Cu) 금속층을 포함할 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극은 최외층에 형성된 구리(Cu) 금속층을 포함하며, 상기 구리(Cu) 금속층의 두께는 5μm 이상일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도는 200nm 이상 5μm 이하일 수 있다.
상기 세라믹 본체의 표면 조도는 200nm 이상 2μm 이하일 수 있다.
상기 제3 외부전극은 상기 세라믹 본체의 길이 방향을 축으로 상기 세라믹 본체의 외부면을 360°로 둘러 감을 수 있다.
상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면의 총 면적을 a, 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면 중 제1 외부전극, 제2 외부전극 및 제3 외부전극이 형성된 면적을 b라고 할 때, b/a는 0.64 이상일 수 있다.
본 발명의 다른 일 실시형태에 의하면 절연 기판; 및 유전체층을 포함하고 두께 방향으로 마주보는 제1, 제2 주면, 폭 방향으로 마주보는 제1, 제2 측면 및 길이 방향으로 마주보는 제1, 제2 단면을 가지며, 1300μm 이하의 길이를 갖는 세라믹 본체, 상기 제1 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제1 외부전극, 상기 제2 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제2 외부전극, 상기 제1 외부전극 및 제2 외부전극과 일정 간격을 두고 상기 제1 외부전극과 제2 외부전극 사이에 배치된 제3 외부전극, 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 외부전극 및 제2 외부전극과 연결되는 제1 내부전극 및 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제3 외부전극과 연결되는 제2 내부전극을 포함하며, 상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때 5≤G/te≤46을 만족하고, 상기 절연 기판에 내장되는 적층 세라믹 전자부품; 을 포함하는 전자부품 내장형 회로기판을 제공할 수 있다.
상기 제1 외부전극 및 제2 외부전극의 상기 제1 주면으로 연장된 길이는 280μm 내지 380μm일 수 있다.
상기 제3 외부전극의 상기 제1 주면에 형성된 영역의 밴드 폭은 280μm 내지 380μm일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접하는 외부전극 사이의 간격(G)은 80μm 이상일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극은 최외층에 형성된 구리(Cu) 금속층을 포함하며, 상기 구리(Cu) 금속층의 두께는 5μm 이상일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도는 200nm 이상 5μm 이하일 수 있다.
상기 세라믹 본체의 표면 조도는 200nm 이상 2μm 이하일 수 있다.
본 발명의 일 실시형태에 의하면 등가직렬인덕턴스가 감소된 적층 세라믹 전자부품을 제공할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 기판 회로와 적층 세라믹 전자부품의 전기적 연결을 위한 비아(Via) 가공 불량 문제를 개선할 수 있다.
또한, 본 발명의 일 실시형태에 따르면 적층 세라믹 전자부품의 표면 조도를 조절하여 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2a 및 도 2b는 도 1의 X-X' 단면도 이다.
도 3은 도 1의 Y-Y' 단면도이다.
도 4는 도 3의 M 영역에 대한 확대도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 전자부품 내장형 회로기판을 나타내는 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2a 및 도 2b는 도 1의 X-X' 단면도 이다.
도 3은 도 1의 Y-Y' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품(1)은 유전체층(11)을 포함하며, 두께 방향으로 서로 마주보는 제1, 제2 주면, 폭 방향으로 서로 마주보는 제1 측면, 제2 측면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체(10); 상기 제1 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제1 외부전극(31); 상기 제2 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제2 외부전극(32); 상기 제1 외부전극 및 상기 제2 외부전극과 일정 간격을 두고 상기 제1 외부전극과 상기 제2 외부전극 사이에 배치된 제3 외부전극(33); 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 외부전극(31) 및 상기 제2 외부전극(32)과 연결되는 제1 내부전극(21); 및 상기 유전체층(11)을 사이에 두고 상기 제1 내부전극(21)과 대향하여 배치되며 상기 제3 외부전극(33)과 연결되는 제2 내부전극(22);을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 두께(T) 방향으로 서로 마주보는 제1, 제2 주면, 폭(W) 방향으로 서로 마주보는 제1 측면, 제2 측면 및 길이(L) 방향으로 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(10)의 상면 및 하면으로 표현될 수도 있다.
상기 제1 주면은 적층 세라믹 커패시터 내장 후 비아가 가공되는 면으로 볼 수 있다.
상기 세라믹 본체는 1300μm 이하의 길이로 형성될 수 있다.
또한 이에 한정되는 것은 아니나, 상기 세라믹 본체의 폭은 500μm 이하일 수 있으며, 상기 세라믹 본체의 두께는 250μm 이하일 수 있다.
상기와 같이 세라믹 본체(10)의 두께(ts)가 250μm 이하로 제작함으로써, 기판 내장용 적층 세라믹 커패시터로서 적합할 수 있다.
상기 세라믹 본체의 길이는 제1, 제2 단면 사이의 거리로, 상기 세라믹 본체의 폭은 제1, 제2 측면 사이의 거리로, 상기 세라믹 본체의 두께는 제1, 제2 주면 사이의 거리로 정의될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 제1 및 제2 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있으며, 상기 제1 내부전극(21) 및 제2 내부전극(22)은 상기 유전체층(11)을 사이에 두고 서로 대향하며 적층될 수 있다.
상기 제1 외부전극(31) 및 제2 외부전극(32)은 동일 극성을 가지며, 제1 내부전극(21)과 전기적으로 연결될 수 있다.
상기 제1 외부전극 및 제2 외부전극은 각각 세라믹 본체의 제1 단면 및 제2 단면에 형성될 수 있다. 특히 상기 제1 외부전극(31)은 제1 단면에서 제1 단면과 접하는 모서리를 감싸면서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장될 수 있다. 또한 상기 제2 외부전극(32)은 제2 단면에서 제2 단면과 접하는 모서리를 감싸 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장될 수 있다.
적층 세라믹 커패시터의 기판 내장 시 상기 제1 주면으로 연장된 상기 제1 외부전극 및 제2 외부전극의 영역은 회로 기판에 내장 시 비아와 연결될 수 있다.
상기 제2 내부전극(22)과 전기적으로 연결되는 상기 제3 외부전극(33)은 상기 제1 및 제2 외부전극(31, 32)과 다른 극성을 가지며, 상기 제1 외부전극 및 제2 외부전극(31, 32)으로부터 소정 간격 이격되어 상기 제1 외부전극 및 제2 외부전극 사이에 배치될 수 있다.
상기 제3 외부전극(33)은 제1 측면 및 제2 측면 중 적어도 일면에서 상기 제1 주면 및 제2 주면 중 적어도 일면으로 연장되어 형성될 수 있다. 또한 상기 제3 외부전극(33)은 상기 제1, 제2 측면 및 제1, 제2 주면의 중심부를 감싸는 형상을 가질 수 있다. 즉 상기 제3 외부전극은 상기 세라믹 본체 외부면의 길이 방향 중심부에서 상기 세라믹 본체의 길이 방향을 축으로 상기 세라믹 본체의 외부면을 360°로 둘러 감는 형상을 가질 수 있다.
적층 세라믹 커패시터의 기판 내장 시 상기 제3 외부전극의 상기 제1 주면으로 연장된 영역은 도전성 비아와 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스를 포함하여 형성될 수 있다.
상기 제1 내지 제3 외부전극(31, 32, 33)은 상기 제1 및 제2 내부전극(21, 22)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속으로 형성될 수 있다.
이에 제한되는 것은 아니나 상기 제1 내지 제3 외부전극(31, 32, 33)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 2a 및 도 2b는 도 1의 X-X' 단면도로, 본 발명 실시형태에 따른 제1 내부전극(21) 및 제2 내부전극(22) 형상을 나타내는 평면도이다.
도 2a 및 도 2b를 참조하면, 세라믹 본체(10) 내에서, 제1 및 제2 내부 전극(21, 22)은 유전체층(11) 상에 교대로 형성되어 있다. 각각의 내부 전극(21, 22)은 메인부(main portion)와 리드(lead)부로 구분될 수 있다 (도 2a 및 도 2b에서, 이해의 편의를 위해 메인부와 리드부 간의 경계 부분을 점선으로 표시하였음). 내부 전극의 '메인부'는, 적층 방향에서 볼 때 서로 대향하는 제1 및 제2 내부 전극이 중첩되는 부분으로서 캐패시턴스(capacitance)에 기여하는 주요 부분이며, 내부 전극의 '리드부'는 메인부로부터 연장되어 외부 전극으로의 접속을 제공하는 부분이다.
도 2a에 도시된 바와 같이 본 발명의 일 실시 형태에 따르면 상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 제1 단면으로 인출되며 제1 외부전극과 연결되는 제1 리드부(21a) 및 상기 제2 단면으로 인출되며 제2 외부전극과 연결되는 제2 리드부(21b)를 포함할 수 있다.
또한, 상기 제2 내부 전극(22)은 상기 제1 측면으로 인출되며 제3 외부전극과 연결되는 제3 리드부(22a) 및 상기 제2 측면으로 인출되며 제3 외부전극과 연결되는 제4 리드부(22b) 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 따르면 상기와 같이 외부전극을 3 단자로 구성하여 내부전극을 통한 전류의 경로 수를 증가시키고, 전류 경로의 길이를 단축할 수 있어 커패시터의 등가 직렬 인덕턴스(ESL, Equivalent Series Inductance)가 감소할 수 있다.
본 발명의 다른 일 실시형태에 따르면, 도 2b에 도시된 바와 같이 상기 제1 내부전극(21)은 상기 제1, 제2 측면 중 적어도 일면과 제1 단면으로 인출되며 제1 외부전극과 연결되는 제1 리드부(21a) 및 상기 제1, 제2 측면 중 적어도 일면과 제2 단면으로 인출되는 제2 리드부(21b)를 포함할 수 있다.
즉 도 2a의 실시형태와 달리 도 2b의 실시형태에 따르면 제1 리드부(21a) 및 제2 리드부(21b)는 상기 세라믹 본체의 제1 단면 및 제2 단면뿐 아니라 제1, 제2 측면 중 적어도 일면으로 인출될 수 있다. 또한 상기 제1 리드부(21a)는 상기 세라믹 본체의 제1 단면, 제1 측면 및 제2 측면으로 인출되며, 상기 제2 리드부(22b)는 상기 세라믹 본체의 제2 단면, 제1 측면 및 제2 측면으로 인출될 수 있다. 이와 같이 상기 제1 및 제2 리드부가 제1, 제2 단면 및 제1, 제2 측면으로 인출되는 경우 제1, 제2 단면으로만 인출되는 경우에 비해 전류 경로 수가 증가하고 전류 경로의 길이가 단축되어 도 2a의 실시형태에 비하여 등가 직렬 인덕턴스가 더욱 감소된 적층 세라믹 커패시터를 제공할 수 있다.
다음으로, 도 1의 Y-Y' 단면도인 도 3을 참조하여 상기 제1 내지 제3 외부전극에 대하여 보다 자세히 설명하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극(31), 제2 외부전극(32) 및 제3 외부전극(33)의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때 G와 te의 비는 5≤G/te을 만족할 수 있다.
상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께와 인접한 외부전극 사이의 간격은 상기 도 2a, 도 2b와 같은 세라믹 본체의 길이-폭 방향 단면과 상기 도 3과 같은 세라믹 본체의 길이-두께 방향 단면을 주사전자현미경으로 이미지를 스캔하여 측정할 수 있다.
상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께(te)는 이들의 평균 두께를 의미할 수 있으며, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격(G)은 제1 외부전극 및 제3 외부전극 사이의 간격 및 제2 외부전극 및 제3 외부전극 사이의 간격의 평균일 수 있다.
예를 들어, 도 3과 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 상기 제1 내지 제3 외부전극(31, 32, 33)의 두께 및 간격을 측정하여 얻을 수 있다.
상기 G/te가 5 미만으로 형성되는 경우, 기판 내장용 적층 세라믹 커패시터를 기판에 내장할 때, 적층 세라믹 커패시터를 매립하기 위해 충전되는 수지 조성물이 외부전극 사이의 간격(갭)에 완전히 충전되지 않아 적층 세라믹 커패시터를 완전히 둘러싸지 못하게 되고, 상기 적층 세라믹 커패시터를 매립하는 절연부(상기 수지 조성물이 경화되어 형성될 수 있음)와 적층 세라믹 커패시터 사이에 들뜬 공간이 발생하는 뜰뜸 불량이 발생할 수 있다.
또한 본 발명의 일 실시형태에 따르면, 상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극(31), 제2 외부전극(32) 및 제3 외부전극(33)의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때, G와 te의 비는 G/te≤46을 만족할 수 있다.
상기 G/te가 46을 초과하는 경우, 외부전극 사이의 간격 증가로 외부전극의 밴드 폭(BW1, BW1', BW2)이 감소하여 도전성 비아의 가공 불량이 발생할 수 있다.
기판 내장용 적층 세라믹 전자부품을 기판에 내장하기 위해 요구되는 최소 외부전극의 두께는 5μm이며, 이는 도전성 비아(Via) 가공에 필요한 외부전극 금속층의 최소 두께이다. 또한 외부전극 사이의 간격(G)이 230μm를 초과할 경우 외부전극의 밴드 폭(BW1, BW1', BW2)이 좁아져 도전성 비아의 가공 불량이 발생할 수 있으므로, 들뜸불량을 방지하면서 도전성 비아의 가공불량을 방지할 수 있는 G/te의 상한 값은 230/5, 즉, 46일 수 있다.
본 발명의 일 실시형태에서 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 길이는 280μm 내지 380μm일 수 있다. 상기 제1 외부전극이 상기 제1 주면으로 연장된 길이는 상기 제1 주면에서의 제1 외부전극의 밴드 폭(BW1)으로 볼 수 있으며, 상기 제2 외부전극이 상기 제1 주면으로 연장된 길이는 상기 제1 주면에서의 제2 외부전극의 밴드 폭(BW1')으로 볼 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 주면에 연장된 길이와 실질적으로 동일하게 상기 제2 주면 및 제1, 제2 측면으로 연장될 수 있다.
도 3에 도시된 바와 같이 상기 제1 주면에 형성된 제1 외부전극의 길이 BW1및 상기 제1 주면에 형성된 제2 외부전극의 길이 BW1'은 280μm 내지 380μm일 수 있다.
또한 제3 외부전극은 제1 주면에서 280μm 내지 380μm의 밴드 폭(BW2)을 가질 수 있으며, 제2 주면 및 제1, 제2 측면에서 실질적으로 동일한 밴드 폭으로 형성될 수 있다.
약 1300μm의 길이로 형성된 세라믹 본체에서 상기 BW1, BW1' 및 BW2가 280μm 내지 380μm이 되도록 제1 내지 제3 외부전극을 형성함으로써, 제1 주면에서 일정 수준의 외부전극 밴드폭을 구현하여 상기 기판 내장용 적층 세라믹 커패시터와 기판에 형성된 회로와의 전기적 연결을 위한 비아(Via) 가공시의 비아와 외부전극 사이의 접촉 불량을 막을 수 있으며, 내습 특성을 확보할 수 있다.
상기 BW1, BW1' 및 BW2가 280μm 미만으로 형성되는 경우 외부전극의 밴드폭이 좁아 적층 세라믹 커패시터를 기판에 내장 시 회로 및 비아와의 접촉 불량 문제가 발생할 수 있으며, BW1, BW1' 및 BW2가 380μm을 초과하도록 형성되는 경우, 습도 증가 시 외부전극 간 절연저항 저하가 발생하고 IR이 떨어지는 내습 불량이 발생할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 기판 내장용 커패시터로 기판 실장용 커패시터에 비해 외부전극이 차지하는 면적이 넓으며, 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면의 총 면적을 a, 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면 중 제1 외부전극, 제2 외부전극 및 제3 외부전극이 형성된 면적을 b라고 할 때, b/a는 0.64 이상일 수 있다. b/a가 0.64 이상이 되도록 함으로써, 적층 세라믹 커패시터의 외부전극과 도전성 비아의 접촉성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접하는 외부전극 사이의 간격(G)은 80μm 이상일 수 있다.
외부전극 사이의 간격이 80μm 미만이 되는 경우, 습도 증가 시 외부전극 간 절연저항 저하가 발생하고 IR이 떨어지는 문제가 발생할 수 있다.
도 4는 도 3의 M 영역에 대한 확대도이다.
도 4에 도시된 바와 같이 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극(31, 32, 33)은 최외층에 형성된 구리(Cu) 금속층(31b, 32b, 33b)을 포함할 수 있다.
일반적으로, 적층 세라믹 커패시터는 인쇄회로기판상에 실장되므로, 통상 외부전극 상에 니켈/주석 도금층을 형성한다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 인쇄회로기판 내장용으로서 상기 적층 세라믹 커패시터의 상기 제1 외부전극(31), 제2 외부전극(32) 및 제3 외부전극(31)과 기판의 회로가 구리(Cu) 재질인 비아(via)를 통해 전기적으로 연결된다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(31), 제2 외부전극(32) 및 제3 외부전극(33)은 최외층에 비아와의 전기적 연결성을 향상시키기 위해서 구리(Cu)로 이루어진 금속층(31b, 32b, 33b)을 포함할 수 있다.
한편, 상기 제1 내지 제3 외부전극에서 상기 금속층의 내측에 형성된 전극층(31a, 32a, 33a)도 구리(Cu)를 주성분으로 할 수 있으나, 상기 전극층은 일반적으로 글라스(glass)가 포함되어 있어 기판 내 비아(via) 형성에 사용되는 레이저 가공 시 상기 글라스가 포함하는 성분이 상기 레이저를 흡수함으로써, 비아의 가공 깊이를 조절할 수 없는 문제가 있다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 제1 내지 제3 외부전극(31, 32, 33)은 최외측에 구리(Cu)로 이루어진 금속층(31b, 32b, 33b)을 포함함으로써 상기의 문제를 해결할 수 있다.
상기 구리(Cu)로 이루어진 금속층을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 도금에 의해 형성할 수 있다.
다른 방법으로서, 구리(Cu)를 포함하되, 글라스 프릿을 포함하지 않는 도전성 페이스트를 상기 제1 외부전극(31) 및 제2 외부전극(32) 상에 도포하여 형성할 수도 있으며, 특별히 제한되는 되는 것은 아니다.
상기 도포법에 의할 경우 소성 후의 상기 금속층은 구리(Cu)로만 이루어질 수 있다.
구리(Cu)로 이루어진 상기 금속층의 두께(tp)는 5μm 이상일 수 있다. 상기 금속층의 두께는 5μm 내지 15μm일 수 있으며, 이에 제한되는 것은 아니다.
상기와 같이 금속층의 두께를 5μm 이상 15μm 이하가 되도록 조절함으로써, 기판 내 실장 시 비아 가공이 우수하며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 금속층의 두께(tp)가 5μm 미만의 경우에는 적층 세라믹 전자부품을 인쇄회로기판(100)에 내장할 때 도전성 비아의 가공 시 세라믹 본체(10)까지 도전성 비아(140)가 연결되어 버리는 비아 가공 불량이 발생할 수 있다.
또한 상기 금속층의 두께가 15μm를 초과하는 경우에는 금속층의 응력에 의해 세라믹 본체(10)에 크랙이 발생할 수 있다.
본 발명의 일 실시형태에 따르면 상기 제1 외부전극(31), 제2 외부전극(32) 및 제3 외부전극(33)의 표면 조도는 200nm 이상 5μm 이하일 수 있다. 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 최외측이 구리(Cu)로 이루어진 금속층인 경우 상기 금속층(31a, 32a, 33a)의 표면 조도는 200nm 이상 5μm 이하일 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도가 200nm 이상 5μm 이하를 만족하도록 조절함으로써, 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선하고 크랙을 방지할 수 있다.
표면 조도란 금속표면을 가공할 때에 표면에 생기는 미세한 요철의 정도를 일컫는 것으로서, 표면 거칠기라고도 한다.
표면 조도는 가공에 사용되는 공구, 가공법의 적부, 표면에 긁힌 흠, 녹 등에 의해서 생기는 것으로, 표면을 그것과 직각인 평면으로 절단하고 그 단면을 보면 표면이 특정 곡선을 가지는데, 이 곡선과 가상의 중심선과의 거리의 평균을 중심선 평균 거칠기(Ra)라 하며 거칠기의 정도를 나타내는 데 사용될 수 있다.
본 발명의 실시 형태에서 표면 조도란 중심선 평균 거칠기를 의미하는 것으로 해석될 수 있다.
본 발명의 실시 형태에서 중심선 평균 거칠기(Ra)를 산출하는 방법은 다음과 같다.
먼저 표면에 형성되어 있는 조도에 대하여 가상의 중심선을 그을 수 있다.
다음으로, 상기 조도의 가상의 중심선을 기준으로 표면의 마루 및 골까지의 거리(예를 들어, r1, r2, r3 ... r13)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값으로 제1 내지 제3 금속층(31b, 32b)의 중심선 평균 거칠기(Ra)를 산출할 수 있다.
Figure pat00001
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도가 200nm 미만인 경우에는 적층 세라믹 전자부품과 기판 사이의 들뜸 형상이 문제될 수 있다.
상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도가 5μm를 초과하는 경우에는 크랙이 발생할 수 있다. 또한 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도가 5μm를 초과하는 경우 표면 조도가 지나치게 증가하여 오히려 외부전극 표면의 함몰부에 기판의 절연부 형성을 위한 수지 충진이 어려워 외부전극과 기판 사이의 접착력이 감소하는 문제가 발생할 수 있다.
나아가 본 발명의 일 실시형태에 따르면 외부전극이 형성되지 않아 노출된 세라믹 본체(10) 표면의 표면 조도는 200nm 이상 2μm 이하일 수 있다. 상기 세라믹 본체의 표면 조도 역시 중심선 평균 거칠기로 산출될 수 있으며, 상술한 방법에 따라 구할 수 있다.
본 발명의 일 실시형태에서 노출된 세라믹 본체는 세라믹 본체의 표면 중 외부전극으로 덮이지 않은 영역을 의미할 수 있으며, 외부로 완전히 노출되어야 하는 것은 아니고 기판 내장 시 기판의 절연부와 접촉하는 영역을 의미할 수 있다.
상기 세라믹 본체 노출면의 표면 조도가 200nm 미만인 경우에는 적층 세라믹 전자부품과 기판 사이의 들뜸 형상이 문제될 수 있다.
또한 기판 내장형 적층 세라믹 전자부품의 경우 세라믹 본체의 두께가 얇기 때문에 상기 세라믹 본체 노출면의 표면 조도가 2μm를 초과하는 경우, 적층 세라믹 전자부품의 제조 공정 중의 충격이나 적층 세라믹 전자부품을 기판에 내장하는 공정 중의 충격에 의해 세라믹 본체에 크랙이 발생하는 문제가 있을 수 있다.
본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다. 니켈 입자의 평균 크기 및 니켈 분말의 함량은 이에 한정되는 것은 아니다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 이를 적층 및 소성하여 세라믹 본체를 만들 수 있다.
다음으로, 상기 세라믹 본체의 외부면에 도전성 금속 및 글라스를 포함하는 제1 내지 제3 전극층을 형성할 수 있다.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층은 상기 제1 내부전극과 전기적으로 연결될 수 있으며, 상기 제3 전극층은 제2 내부전극과 전기적으로 연결될 수 있다.
다음으로, 제1 내지 제3 외부전극이 구리(Cu)로 이루어진 금속층을 포함하는 경우, 상기 제1 전극층 내지 제3 전극층 상에 구리(Cu)로 이루어진 금속층을 형성하는 단계가 이어질 수 있다.
상기 구리(Cu)를 포함하는 제1 및 제2 금속층을 형성하는 단계는 특별히 제한되는 것은 아니며, 예를 들어 도금에 의해 수행될 수 있다.
다음으로, 인위적으로 제1 내지 제3 외부전극과 노출된 세라믹 본체의 외부면에 일정 수준으로 표면 조도를 조절하는 공정을 거칠 수 있다.
이에 제한되는 것은 아니나 상기 제1 내지 제3 외부전극의 표면 조도는 에칭액을 사용한 화학적 연마로 조절할 수 있으며, 상기 세라믹 본체의 노출면은 샌드 블라스터(sand blaster) 공법을 적용하여 조절할 수 있다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(100)을 나타내는 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(100)은 절연기판(110); 및 상기 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품;을 포함할 수 있다.
상기 절연기판(110)은 적층 세라믹 전자부품을 내장하기 위한 절연부(120)를 포함하는 구조로 이루어지며, 필요에 따라 도 5에 예시된 바와 같이 다양한 형태의 층간회로를 구성하는 도전성 패턴(130) 및 도전성 비아(140)을 포함할 수 있다. 이러한 절연 기판(110)은, 내부에 적층 세라믹 전자부품을 포함하는 인쇄회로기판(100)일 수 있다.
상기 적층 세라믹 커패시터(1)은 인쇄회로기판에 내장 시, 절연부(120)를 형성하는 수지 조성물에 매립되어 내장될 수 있는데 본 발명의 실시 형태에 따르면, 외부전극의 두께와 외부전극 사이의 간격을 조절하여 적층 세라믹 커패시터의 외부면을 수지 조성물이 효율적으로 둘러 싸게되고 적층 세라믹 커패시터(1)와 이를 매립하는 절연부(120) 사이에 들뜬 공간이 발생하는 뜰뜸 불량의 발생을 방지할 수 있다.
한편 상기 적층 세라믹 전자부품은 인쇄회로기판(100)에 삽입된 후 인쇄회로기판(100)의 열처리 등과 같은 후공정 진행 중의 여러 가혹환경을 동일하게 경험하게 된다.
특히 열처리 공정에서 인쇄회로기판(100)의 수축 및 팽창은 인쇄회로기판(100) 내부에 삽입된 적층 세라믹 전자부품에 직접적으로 전달되어 적층 세라믹 전자부품과 인쇄회로기판(100)의 접착면에 스트레스를 가하게 된다.
적층 세라믹 전자부품과 인쇄회로기판(100)의 접착면에 인가된 스트레스가 접착강도보다 높을 경우 접착면이 떨어지는 들뜸 불량을 발생시키게 된다.
적층 세라믹 전자부품과 인쇄회로기판(100) 사이의 접착강도는 적층 세라믹 전자부품과 인쇄회로기판(100)의 전기화학적 결합력과 접착면의 유효표면적에 비례하는데, 적층 세라믹 전자부품과 인쇄회로기판(100) 사이 접착면의 유효표면적을 향상시키기 위해 적층 세라믹 전자부품의 표면 조도를 제어하여 적층 세라믹 전자부품과 인쇄회로기판(100) 사이의 들뜸 현상을 개선할 수 있다.
이하, 실험 예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실험 예
본 발명의 실시 형태에 따라 기판 내장용 적층 세라믹 전자부품의 제1, 제2 주면 및 제1, 제2 측면에 형성된 제1 외부전극(31), 제2 외부전극(32) 및 제3 외부전극(33)의 두께(te)와 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격(G)의 비에 따른 적층 세라믹 커패시터(1)와 절연부(120)와의 들뜸 불량 여부 및 기판 내 비아(140)와의 접촉 불량 여부, 상기 제1 내지 제3 외부전극 각각의 밴드 폭(BW1, BW1', BW2)에 따른 적층 세라믹 커패시터(1)와 기판 내 비아(140)와의 접촉 불량 및 내습 불량 여부, 제1 내지 제3 외부전극(31, 32, 33) 및 세라믹 본체(10) 노출면의 표면 조도에 따른 들뜸 불량 및 크랙 불량 발생 여부를 확인하기 위하여, 제1 내지 제3 외부전극 각각의 밴드 폭(BW1, BW1', BW2), 제1 내지 제3 외부전극의 두께(te) 및 제1 내지 제3 외부전극과 세라믹 본체 노출면의 표면 조도를 변화시켜 가며 각각의 특성을 평가하였다.
이하의 실험 예는 길이×폭×두께가 약 1300μm×500μm×250μm인 세라믹 본체(10)를 사용하여 수행되었으며, 본 실험 예에서 상기 제1 내지 제3 외부전극은 구리와 글라스를 포함하는 소성 타입 전극층과 상기 전극층 상에 형성된 구리 금속층을 각각 포함한다.
아래 표 1에서는 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면에 형성된 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께(te, 하기 표 1에서 외부전극의 두께로 표시)와 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격(G, 하기 표 1에서 외부전극의 간격으로 표시)의 비(G/te)에 따른 적층 세라믹 커패시터와 절연부의 접착면 들뜸 불량 및 비아 접촉 불량에 관한 결과를 나타내었다. 표 1의 실험은 제1 내지 제3 외부전극 및 세라믹 본체 노출면의 표도 조도를 200nm로 하여 수행되였으며, 제1 내지 제3 외부전극의 폭을 동일하게 하고, 2개의 외부전극 사이의 간격을 동일하게 하여 수행되었다.
외부전극의 두께
(μm)		 외부전극의 간격
(μm)		 G/te 들뜸 불량 판정 비아 접촉 불량
5 30 6 ○ ○
5 50 10 ○ ○
5 70 14 ○ ○
5 100 20 ○ ○
5 150 30 ○ ○
5 200 40 ○ ○
5 230 46 ○ ○
5 250 50 ○ ×
10 30 3 △ ○
10 50 5 ○ ○
10 70 7 ○ ○
10 100 10 ○ ○
10 150 15 ○ ○
10 200 20 ○ ○
15 30 2 △ ○
15 50 3.3 △ ○
15 70 4.7 △ ○
15 100 6.7 ○ ○
15 150 10 ○ ○
15 200 13.3 ○ ○
20 30 1.5 △ ○
20 50 2.5 △ ○
20 70 3.5 △ ○
20 100 5 ○ ○
20 150 7.5 ○ ○
20 200 10 ○ ○
25 30 1.2 △ ○
25 50 2 △ ○
25 70 2.8 △ ○
25 100 4 △ ○
25 150 6 ○ ○
25 200 8 ○ ○
○ : 불량율 0.1% 미만
△ : 불량율 0.1% 이상 10% 미만
× : 불량율 10% 이상
상기 표 1을 참조하면, 상기 G/te의 값이 5 이상인 경우에 들뜸 불량 문제가 거의 발생하지 않으나, 5 미만인 경우 들뜸 불량이 빈번하게 발생함을 알 수 있다. 또한 G/te의 값이 46 이하인 경우 외부전극과 도전성 비아 간 접촉불량이 발생하지 않으나 46을 초과하는 경우 접촉 불량이 발생함을 확인할 수 있다.
아래 표 2에서는 세라믹 본체의 제1 주면에 형성된 제1 외부전극, 제2 외부전극 및 제3 외부전극의 길이, 즉 제1 외부전극, 제2 외부전극 및 제3 외부전극의 제1 주면에서의 밴드 폭(BW1, BW1', BW2) 및 외부전극 사이의 간격(G)에 따른 비아 접촉 불량 및 내습 불량 여부를 나타내었다.
상기 제1 주면은 적층 세라믹 커패시터 내장 후 비아가 가공되는 면으로 볼 수 있다.
제1 외부전극 및 제2 외부전극의 밴드 폭은 상기 제1 외부전극 및 제2 외부전극이 세라믹 본체의 단면에서 세라믹 본체의 제1 주면으로 연장된 길이를 의미할 수 있다.
하기 표 2의 실험 예에서 제1 외부전극의 밴드 폭(BW1)과 제2 외부전극의 밴드 폭(BW1')은 실질적으로 동일하게 형성되었으며 표기의 편의를 위해 하기 표 2에서는 제1 외부전극의 밴드 폭만 표시하였다.
상기 내습 불량은 모바일폰 마더 보드용 칩부품의 통상적인 실험 조건인 85℃, 상대습도 85%에서 적층 세라믹 전자부품이 내장된 기판을 30분간 방치하여 평가하였다.
제1 외부전극의 밴드 폭(μm) 제2 외부전극의 밴드 폭(μm) 외부전극의 간격(μm) 비아 접촉 불량 내습 불량
150 150 425 × ○
150 200 400 × ○
150 240 380 × ○
150 280 360 × ○
150 320 340 × ○
150 380 310 × ○
150 420 290 × ○
200 150 375 × ○
200 200 350 × ○
200 240 330 × ○
200 280 310 △ ○
200 320 290 △ ○
200 380 260 △ ○
200 420 240 △ ○
240 150 335 × ○
240 200 310 × ○
240 240 290 △ ○
240 280 270 △ ○
240 320 250 △ ○
240 380 220 △ ○
240 420 200 △ ○
280 150 295 × ○
280 200 270 × ○
280 240 250 △ ○
280 280 230 ○ ○
280 320 210 ○ ○
280 380 180 ○ ○
280 420 160 ○ ○
320 150 255 × ○
320 200 230 × ○
320 240 210 △ ○
320 280 190 ○ ○
320 320 170 ○ ○
320 380 140 ○ ○
320 420 120 ○ ○
380 150 195 × ○
380 200 170 × ○
380 240 150 △ ○
380 280 130 ○ ○
380 320 110 ○ ○
380 380 80 ○ ○
380 420 60 ○ △
420 150 155 × ○
420 200 130 × ○
420 240 110 △ ○
420 280 90 ○ ○
420 320 70 ○ △
420 380 40 ○ ×
420 420 20 ○ ×
○ : 불량율 0.01% 미만
△ : 불량율 0.01% 이상 10% 미만
× : 불량율 10% 이상
상기 표 2를 참조하면, 제1 내지 제3 외부전극의 밴드 폭이 280μm 미만인 경우에는 적층 세라믹 커패시터와 기판 내부의 비아와의 접촉 불량이 발생하며, 제1 내지 제3 외부전극의 밴드 폭이 280μm 이상인 경우 적층 세라믹 커패시터와 기판 내부의 비아와의 접촉 불량 문제가 없음을 알 수 있다.
또한 상기 제1 내지 제3 외부전극의 밴드 폭이 380μm를 초과하여 외부전극의 간격이 80μm 미만인 경우 내습 특성 불량 문제가 있음을 알 수 있다.
하기 표 3은 제1 내지 제3 외부전극의 최외층에 형성된 제1 내지 제3 금속층의 두께에 따른 비아 가공 불량을 나타낸다.
금속층의 두께(μm) 판정
1 미만 ×
1 ~ 2 ×
2 ~ 3 ×
3 ~ 4 △
4 ~ 5 ○
5 ~ 6 ◎
6 이상 ◎
◎: 비아 가공 불량율 0.01% 미만
○: 비아 가공 불량율 0.01% 이상 1% 미만
△: 비아 가공 불량율 1% 이상 10% 미만
×: 비아 가공 불량율 10% 이상
상기 표 3을 참조하면, 상기 제1 내지 제3 금속층의 두께가 5μm 이상의 경우에 기판 내의 비아 가공이 우수하며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
반면, 상기 금속층(31b, 32b)의 두께가 5μm 미만의 경우에는 기판 내의 비아 가공시 불량이 발생할 수 있음을 알 수 있다.
아래 표 4는 제1 내지 제3 외부전극 및 세라믹 본체 노출면의 표면 조도에 따른 접착면 들뜸 불량 및 크랙 발생에 따른 불량에 관한 결과를 나타내었다. 제1 내지 제3 외부전극의 표면 조도는 에칭액을 이용한 화학적 방법으로 조절되었으며, 세라믹 본체 노출면의 표면 조도는 샌드 블라스트 공법으로 조절되었다. 표 4의 실험 예에서 제1 내지 제3 외부전극의 두께는 20μm, 제1 내지 제3 외부전극 사이의 간격은 200μm, 제1 내지 제3 외부전극의 밴드 폭은 300μm로 하여 수행되었다.
외부전극의 표면 조도
(nm)		 세라믹 본체 노출면의 표면 조도
(nm)		 크랙 불량 들뜸 불량
100 100 ○ ×
100 150 ○ ×
100 200 ○ ×
100 250 ○ ×
100 500 ○ △
100 1000 ○ △
100 2000 ○ ×
100 3000 △ ×
150 100 ○ ×
150 150 ○ ×
150 200 ○ △
150 250 ○ △
150 500 ○ △
150 1000 ○ △
150 2000 ○ △
150 3000 △ △
200 100 ○ ×
200 150 ○ △
200 200 ○ ○
200 250 ○ ○
200 500 ○ ○
200 1000 ○ ○
200 2000 ○ ○
200 3000 △ ○
250 100 ○ ×
250 150 ○ △
250 200 ○ ○
250 250 ○ ○
250 500 ○ ○
250 1000 ○ ○
250 2000 ○ ○
250 3000 △ ○
1000 100 ○ ×
1000 150 ○ △
1000 200 ○ ○
1000 250 ○ ○
1000 500 ○ ○
1000 1000 ○ ○
1000 2000 ○ ○
1000 3000 △ ○
3000 100 ○ ×
3000 150 ○ △
3000 200 ○ ○
3000 250 ○ ○
3000 500 ○ ○
3000 1000 ○ ○
3000 2000 ○ ○
3000 3000 △ ○
5000 100 ○ ×
5000 150 ○ △
5000 200 ○ ○
5000 250 ○ ○
5000 500 ○ ○
5000 1000 ○ ○
5000 2000 ○ ○
5000 3000 △ ○
6000 100 △ ×
6000 150 △ ×
6000 200 △ ×
6000 250 △ △
6000 500 △ △
6000 1000 △ △
6000 2000 △ ×
6000 3000 × ×
○: 불량율 0.01% 미만
△: 불량율 0.01% 이상 10% 미만
×: 불량율 10% 이상
상기 표 4를 참조하면, 상기 제1 내지 제3 외부전극의 표면 조도가 200nm 미만인 경우와 상기 세라믹 본체 노출면의 표면 조도가 200nm 미만인 경우 접착면 들뜸 불량 발생 빈도가 높으며, 상기 제1 내지 제3 외부전극의 표면 조도가 200nm 이상, 상기 세라믹 본체 노출면의 표면 조도가 200nm 이상인 경우 접착면 들뜸 불량 발생 빈도가 적어, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
반면, 상기 제1 내지 제3 외부전극의 표면 조도와 상기 세라믹 본체 노출면의 표면 조도가 200nm 미만인 경우 적층 세라믹 커패시터와 절연부 사이에서 접착면 들뜸 발생 빈도가 증가하여 신뢰성에 문제가 있음을 알 수 있다.
또한 외부전극의 표면 조도가 5μm를 초과하는 경우 들뜸 불량 발생이 다시 증가하는 추세를 보이며, 외부전극의 표면 조도가 5μm를 초과하거나 세라믹 본체 노출면의 표면도조가 2μm를 초과하는 경우 크랙 발생 빈도가 증가함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1 : 적층 세라믹 커패시터
10: 세라믹 본체
11: 유전체층
21, 22: 제1 및 제2 내부전극
31, 32, 33: 제1 내지 제3 외부전극
31a, 32a, 33a: 제1 내지 제3 전극층
31b, 32b, 33b: 제1 내지 제3 금속층
100: 기판 실장용 적층 세라믹 커패시터
200: 인쇄회로기판
110: 절연기판
120: 절연부
130: 도전성 패턴
140: 도전성 비아

Claims (21)

  1. 유전체층을 포함하고, 두께 방향으로 마주보는 제1, 제2 주면, 폭 방향으로 마주보는 제1, 제2 측면 및 길이 방향으로 마주보는 제1, 제2 단면을 가지며, 1300μm 이하의 길이를 갖는 세라믹 본체;
    상기 제1 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제1 외부전극;
    상기 제2 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제2 외부전극;
    상기 제1 외부전극 및 상기 제2 외부전극과 일정 간격을 두고 상기 제1 외부전극과 상기 제2 외부전극 사이에 배치된 제3 외부전극;
    상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 외부전극 및 상기 제2 외부전극과 연결되는 제1 내부전극; 및
    상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제3 외부전극과 연결되는 제2 내부전극; 을 포함하며,
    상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때 5≤G/te를 만족하는 기판 내장용 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때, G/te≤46을 만족하는 기판 내장용 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 내부전극은 상기 제1 단면으로 인출되는 제1 리드부 및 상기 제2 단면으로 인출되는 제2 리드부를 포함하는 기판 내장용 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 내부전극은 상기 제1, 제2 측면 중 적어도 일면과 제1 단면으로 인출되는 제1 리드부 및 상기 제1, 제2 측면 중 적어도 일면과 제2 단면으로 인출되는 제2 리드부를 포함하는 기판 내장용 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제2 내부전극은 상기 제1 측면으로 인출되는 제3 리드부 및 상기 제2 측면으로 인출되는 제4 리드부 중 하나 이상을 포함하는 기판 내장용 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 외부전극 및 제2 외부전극의 상기 제1 주면으로 연장된 길이는 280μm 내지 380μm인 기판 내장용 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제3 외부전극의 상기 제1 주면에 형성된 영역의 밴드 폭은 280μm 내지 380μm인 기판 내장용 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접하는 외부전극 사이의 간격(G)은 80μm 이상인 기판 내장용 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극은 최외층에 형성된 구리(Cu) 금속층을 포함하는 기판 내장용 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극은 최외층에 형성된 구리(Cu) 금속층을 포함하며, 상기 구리(Cu) 금속층의 두께는 5μm 이상인 기판 내장용 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도는 200nm 이상 5μm 이하인 기판 내장용 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 세라믹 본체의 표면 조도는 200nm 이상 2μm 이하인 기판 내장용 적층 세라믹 전자부품.
  13. 제1항에 있어서,
    상기 제3 외부전극은 상기 세라믹 본체의 길이 방향을 축으로 상기 세라믹 본체의 외부면을 360°로 둘러 감는 기판 내장용 적층 세라믹 전자부품.
  14. 제1항에 있어서,
    상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면의 총 면적을 a, 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면 중 제1 외부전극, 제2 외부전극 및 제3 외부전극이 형성된 면적을 b라고 할 때, b/a는 0.64 이상인 기판 내장용 적층 세라믹 전자부품.
  15. 절연 기판; 및
    유전체층을 포함하고 두께 방향으로 마주보는 제1, 제2 주면, 폭 방향으로 마주보는 제1, 제2 측면 및 길이 방향으로 마주보는 제1, 제2 단면을 가지며, 1300μm 이하의 길이를 갖는 세라믹 본체, 상기 제1 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제1 외부전극, 상기 제2 단면에서 상기 제1, 제2 주면 및 제1, 제2 측면으로 연장 형성된 제2 외부전극, 상기 제1 외부전극 및 제2 외부전극과 일정 간격을 두고 상기 제1 외부전극과 제2 외부전극 사이에 배치된 제3 외부전극, 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 외부전극 및 제2 외부전극과 연결되는 제1 내부전극 및 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제3 외부전극과 연결되는 제2 내부전극을 포함하며, 상기 제1, 제2 주면 및 제1, 제2 측면에 형성된 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 두께를 te, 상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접한 외부전극 사이의 간격을 G라고 할 때 5≤G/te≤46을 만족하고, 상기 절연 기판에 내장되는 적층 세라믹 전자부품; 을 포함하는 전자부품 내장형 회로기판.
  16. 제15항에 있어서,
    상기 제1 외부전극 및 제2 외부전극의 상기 제1 주면으로 연장된 길이는 280μm 내지 380μm인 전자부품 내장형 회로기판.
  17. 제15항에 있어서,
    상기 제3 외부전극의 상기 제1 주면에 형성된 영역의 밴드 폭은 280μm 내지 380μm인 전자부품 내장형 회로기판.
  18. 제15항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극 중 인접하는 외부전극 사이의 간격(G)은 80μm 이상인 전자부품 내장형 회로기판.
  19. 제15항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극은 최외층에 형성된 구리(Cu) 금속층을 포함하며, 상기 구리(Cu) 금속층의 두께는 5μm 이상인 전자부품 내장형 회로기판.
  20. 제15항에 있어서,
    상기 제1 외부전극, 제2 외부전극 및 제3 외부전극의 표면 조도는 200nm 이상 5μm 이하인 전자부품 내장형 회로기판.
  21. 제15항에 있어서,
    상기 세라믹 본체의 표면 조도는 200nm 이상 2μm 이하인 전자부품 내장형 회로기판.
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