KR102198538B1 - 적층 전자 부품 - Google Patents

적층 전자 부품 Download PDF

Info

Publication number
KR102198538B1
KR102198538B1 KR1020150188266A KR20150188266A KR102198538B1 KR 102198538 B1 KR102198538 B1 KR 102198538B1 KR 1020150188266 A KR1020150188266 A KR 1020150188266A KR 20150188266 A KR20150188266 A KR 20150188266A KR 102198538 B1 KR102198538 B1 KR 102198538B1
Authority
KR
South Korea
Prior art keywords
internal electrode
electrode pattern
disposed
external
electronic components
Prior art date
Application number
KR1020150188266A
Other languages
English (en)
Other versions
KR20170078101A (ko
Inventor
이승호
차경진
이승희
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020150188266A priority Critical patent/KR102198538B1/ko
Priority to CN201610291348.XA priority patent/CN106935396B/zh
Publication of KR20170078101A publication Critical patent/KR20170078101A/ko
Application granted granted Critical
Publication of KR102198538B1 publication Critical patent/KR102198538B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H01G4/306—Stacked capacitors made by thin film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

본 발명은 제1 내부전극 패턴과 상기 제1 내부전극 패턴과 상이한 패턴을 가지는 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1면, 제2 면, 제2 방향으로 서로 마주하는 제3 면, 제4 면, 제3 방향으로 서로 마주하는 제5 면, 제6 면의 외부면을 포함하는 바디, 상기 바디의 외부면 중 제3 면 및 제4 면 상에 서로 마주보며 배치되며, 상기 제1 및 제2 내부전극 패턴과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하고, 상기 제1 내부전극 패턴은 상기 바디의 외부면 중 상기 제1 외부전극이 배치되는 제3 면과, 제3 방향으로 서로 마주하는 제5 면 및 제6 면으로 노출되는 적층 전자부품에 관한 것이다.

Description

적층 전자 부품 {MULTI-LAYER ELECTRONIC COMPONENT}
본 발명은 적층 전자부품에 관한 것으로, 보다 구체적으로 적층 세라믹 커패시터에 관한 것이다.
적층 세라믹 커패시터는 유전 물질을 포함하는 복수 개의 시트가 적층되어 적층 구조를 형성하며, 상기 적층 구조의 외부에 서로 다른 극성을 갖는 외부전극이 형성되고, 상기 적층 구조의 내부에 교대로 적층된 내부전극이 상기 각각의 외부전극에 연결될 수 있다.
적층 세라믹 커패시터에 대한 제조 공정 중에서 성형된 유전체 시트 위에 전도성 페이스트를 스크린, 그라비아 또는 기타 방식으로 인쇄하여 전극층을 형성하고 내부전극 층이 인쇄된 시트를 적층하게 되는데, 내부전극의 외부 노출을 막기 위한 유전체 마진(margin) 영역의 형성이 요구된다.
하지만, 적층 세라믹 커패시터는 통상적으로 인쇄, 적층, 압착의 공정을 거치므로 내부전극 층이 중첩되는 액티브 영역과 상기 유전체 마진 영역 간에는 단차가 발생한다. 또한, 상기 유전체 마진 영역을 인쇄, 적층, 압착의 공정 이외에 추가의 공정을 사용하여 배치하는 경우, 생산성이 상당히 감소하는 부효과가 발생한다.
따라서, 다수의 유전체 시트를 적층하는 고적층 기종에서 단차를 반으로 줄이고, 공정을 간소화하고, 용량 편차 및 내전압 특성을 개선하는 방법이 요구되는 실정이다.
일본 특허공개공보 제1999-340089호
본 발명은 용량 형성에 기여하는 액티브 영역과 그렇지 않는 마진(margin) 영역 간의 단차를 개선한 적층 전자부품을 제공하고자 한다.
본 발명의 일 예에 따르면, 제1 내부전극 패턴과, 상기 제1 내부전극 패턴과는 상이한 패턴을 가지는 제2 내부전극 패턴이 교대로 적층되는 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1 면과 제2 면, 제2 방향으로 서로 마주하는 제3 면과 제4 면, 제3 방향으로 서로 마주하는 제5 면과 제6 면을 포함하는 바디, 상기 바디의 외부면 중 제2 방향으로 서로 마주하는 제3 면 및 제4 면 상에 배치되며, 상기 제1 및 제2 내부전극 패턴과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하고, 상기 제1 내부전극 패턴이 상기 바디의 외부면 중 제1 외부전극이 배치되는 제3 면과, 제3 방향으로 서로 마주하는 제5 면, 제6 면으로 노출되는, 적층 전자부품이 제공된다.
본 발명의 다른 예에 따르면, 제1 내부전극 패턴과, 상기 제1 내부전극 패턴과는 상이한 패턴을 가지는 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1 면과 제2 면, 제2 방향으로 서로 마주하는 제3 면과 제4 면, 제3 방향으로 서로 마주하는 제5 면과 제6 면을 포함하는 바디, 상기 바디의 외부면 중 제2 면으로 인출되며, 상기 제1 내부전극 패턴과 전기적으로 연결되는 제1 외부전극과 제2 외부전극, 상기 바디의 외부면 중 제2 면으로 인출되며, 상기 제2 내부전극 패턴과 전기적으로 연결되는 제3 외부전극을 포함하고, 상기 제1 및 제2 내부전극 패턴은 바디의 제3 방향을 따라 교대로 적층되고, 상기 제1 내부전극 패턴은 상기 바디의 제1 방향으로 마주하는 제1 면, 제2 면, 제2 방향으로 마주하는 제3 면 및 제4 면으로 노출되는, 적층 전자부품이 제공된다.
본 발명의 일 예에 따르면, 적층 전자부품 내 용량 형성에 기여하는 액티브 영역과 그렇지 않은 마진 영역 간의 단차를 저감시킨 적층 전자부품을 제공할 수 있다.
본 발명의 일 예에 따르면, 액티브 영역과 마진 영역 간의 단차를 저감시킬 때 간소화된 공정을 통해서도 생산될 수 있어 경제성 및 효율성이 개선된 적층 전자부품을 제공할 수 있다.
본 발명의 일 예에 따르면 용량 편차가 개선되고, 내전압 특성이 개선된 적층 전자부품을 제공할 수 있다.
본 발명의 일 예에 따르면 내부전극이 중첩되는 유효면적이 증가되는 적층 전자부품을 제공할 수 있다.
도1 은 본 발명의 일 예에 따른 적층 전자부품의 개략적인 사시도이다.
도2 는 본 발명의 일 변형예에 따른 적층 전자부품의 개략적인 사시도이다.
도3 은 본 발명의 다른 변형예에 따른 적층 전자부품의 개략적인 사시도이다.
도4(a) 는 본 발명의 일 예에 따른 바디 내 내부전극 패턴의 분해 사시도이다.
도4(b)는 도4(a) 의 일 변형예에 따른 바디 내 내부전극 패턴의 분해 사시도이다.
도5 는 본 발명의 다른 일 예에 따른 적층 전자부품의 개략적인 사시도이다.
도6 은 본 발명의 다른 일 예에 따른 바디 내 내부전극 패턴의 분해 사시도이다.
도7 은 본 발명의 다른 일 변형예에 따른 적층 전자부품의 개략적인 사시도이다.
도8 은 도1 의 적층 전자부품이 실장된 실장 기판의 개략적인 사시도이다.
도9 는 도5 의 적층 전자부품이 실장된 실장 기판의 개략적인 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명의 일 예에 따른 적층 전자 부품을 설명하되, 반드시 이에 제한되는 것은 아니다.
적층 전자 부품
도1 은 본 발명의 일 예에 따른 적층 전자부품의 개략적인 사시도이다.
도1 을 참조하면, 본 발명의 일 예에 따른 적층 전자부품(100)은 제1 및 제2 내부전극 패턴이 교대로 적층되는 적층 구조와 유전물질을 포함하는 바디(1), 상기 바디의 외부면 상에 제2 방향으로 서로 마주하여 배치되는 제1 및 제2 외부전극(21,22)을 포함한다.
상기 바디(1)는 제1 방향으로 서로 마주하는 제1 면, 제2 면, 제2 방향으로 서로 마주하는 제3 면, 제4 면, 제3 방향으로 서로 마주하는 제5 면, 제6 면의 6 개의 외부면을 포함하여 실질적으로 육면체 형상을 가질 수 있다.
도1 을 참조할 때, 상기 제1 방향은 바디의 두께(T) 방향, 상기 제2 방향은 바디의 길이(L) 방향, 제3 방향은 바디의 폭(W) 방향일 수 있으며, 이 경우, 바디(1)의 제1 방향으로 서로 마주하는 제1 면 및 제2 면은 각각 바디의 상면 및 하면일 수 있으나, 반드시 이에 한정되는 것은 아니다.
도1 을 참조하면, 상기 바디의 외부면 중 제3 방향으로 서로 마주하는 바디의 제5 면, 제6 면으로 제1 내부전극 패턴(11)이 노출된다.
통상적으로 외부전극이 배치되는 바디의 외부면을 제외하고는 내부전극을 노출시키지 않거나, 혹은, 용량을 최대 값으로 확보하고자 외부전극이 배치되는 바디의 외부면 이외의 외부면의 전체로 내부전극을 노출시킬 때에는 추가의 사이드부를 적용하여 노출되는 내부전극들 간의 단락이 방지되도록 한다.
하지만, 외부전극이 배치되는 바디의 외부면으로만 내부전극을 노출시키면 용량 개선에 한계가 있고, 외부전극이 배치되는 바디의 외부면 이외에 다른 외부면으로도 내부전극을 노출시키는 경우 노출되는 내부전극 간 단락을 방지하고자 추가의 사이드부를 적용시켜야 하므로 그 제조 공정이 복잡해지고 수율이 감소되는 부효과가 발생한다.
본 발명의 일 예에 따르면, 외부전극이 배치되지 않은 바디의 외부면으로도 내부전극을 노출시키면서도, 적층구조를 형성하는 제1 및 제2 내부전극 패턴 중 제1 내부전극 만을 바디의 외부면으로 노출시키기 때문에, 노출되는 내부전극 간 단락을 방지하도록 하는 추가의 조치를 취할 필요가 없이 효과적이다.
또한, 도1 을 참조하면, 상기 바디의 외부면 중 제2 방향으로 서로 마주하는 바디의 제3 면, 제4 면 상에 제1 외부전극(21) 및 제2 외부전극(22)이 배치될 수 있다. 상기 제1 및 제2 외부전극은 제1 및 제2 내부전극 패턴과 전기적으로 연결된다. 상기 제1 및 제2 외부전극은 전기 전도성이 우수한 물질로 이루어질 수 있으며, 상기 제1 및 제2 내부전극 패턴 뿐만 아니라 그 밖의 다양한 패턴과 외부 소자를 전기적으로 연결하는 역할을 한다. 그래서, 상기 제1 및 제2 외부전극은 Ni, Ag, 또는 Pd과 같은 전기 전도성이 우수한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음, 도2 를 참조하면 도1 의 적층 전자부품의 바디의 외부면 중 제3 방향으로 마주하는 제5 면 및 제6 면 상에는 제1 내부전극 패턴의 단부 상에 배치되는 산화막(3)이 있다.
상기 산화막(3)은 바디의 제5 면, 제6 면으로 노출되는 제1 내부전극 패턴의 단부를 산화시켜 생성시킬 수 있으며, 예를 들어, 플라즈마 전해 산화(Plasma Electrolytic Oxidation) 공법을 사용하여 산화막을 형성할 수 있다. 이 경우, 생성되는 산화막은 상기 제1 내부전극 패턴의 조성과 동일한 조성을 가지게 된다.
상기 산화막을 통해 바디의 외부면으로 그대로 노출되는 제1 내부전극 패턴의 단부를 외부로부터의 스트레스로부터 보호할 수 있으며, 기계적 강도를 향상시킬 수 있다.
또한, 내습 특성 저하 등의 내부 결함을 효율적으로 방지하여 노출되는 제1 내부전극 단부의 신뢰성 열화를 방지할 수가 있다.
다음, 도3 을 참조하면, 도1 의 적층 전자부품의 바디의 외부면 중 제3 방향으로 서로 마주하는 제5 면 및 제6 면의 전체에 산화막(4)이 배치된다.
상기 산화막(4)은 마그네슘(Mg), 망간(Mn), 실리콘(Si), 및 코발트(Co)로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있으며, 상기 산화막은 산화망가니즈(MnO), 이산화망가니즈(MoO2), 삼산화망가니즈(MoO3), 사산화망가니즈(MoO4), 및 산화마그네슘(MgO)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 산화막을 통해 바디의 외부면으로 그대로 노출되는 제1 내부전극 패턴의 단부를 외부로부터의 스트레스로부터 보호할 수 있으며, 기계적 강도를 향상시킬 수 있다.
다음으로, 도4(a) 및 도4(b)는 본 발명의 일 예 및 변형예에 따른 바디 내 제1 및 제2 내부전극 패턴이 교대로 적층된 적층 구조의 분해 사시도이다.
도4(a) 및 도4(b)를 참조하면, 유전 물질을 포함하는 제1 유전 시트 상에 제1 내부전극 패턴(11)이 배치되고, 유전 물질을 포함하는 제2 유전 시트 상에 제2 내부전극 패턴(12)이 배치되어, 제1 및 제2 유전 시트가 교대로 적층된다.
상기 제1 및 제2 유전 시트는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린 시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나, 티탄산바륨계 재료, 티탄산스트론튬계 재료 등을 사용할 수 있다.
제1 및 제2 내부전극 패턴은 상기 제1 및 제2 유전 시트 상에서 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
한편, 도4(a)를 참조하면, 제1 내부전극 패턴(11)은 제1 유전 시트 상에서 제2 방향의 양 단부 중 일 단부와, 제3 방향으로 서로 마주하는 양 단부로 노출된다. 상기 제1 내부전극 패턴(11)은 직사각형 형상으로 인쇄될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 내부전극 패턴(11)이 직사각형 형상을 가질 때, 제1 내부전극 패턴은 상기 바디의 외부면 중 제2 외부전극이 배치되는 제4 면으로부터 일정 거리(L1)만큼 이격되도록 배치되는데, 상기 L1은 제2 외부전극이 바디의 제4 면에 배치되어 그에 인접하는 제5 및 제6 면으로 연장되는 거리보다 큰 값을 가져야만 제1 내부전극 패턴과 제2 외부전극 간의 단락이 발생하지 않을 것이다.
한편, 제1 내부전극 패턴(11)이 바디의 제4 면으로부터 이격되는 거리(L1)는 제2 방향으로 마주하는 바디의 제3 면으로부터 제4 면까지의 거리(L)에 비하여 0.1 초과 0.3 미만인 것이 바람직하다.
Sample No. L1/L Short 발생 유무 용량 개선 유무 내전압 특성
1 0.05 ○ ◎ ◎
2 0.07 ○ ◎ ◎
3 0.10 ○ ◎ ◎
4 0.13 X ◎ ○
5 0.15 X ◎ ○
6 0.19 X ○ ○
7 0.21 X ○ ○
8 0.27 X ○ ○
9 0.30 X X ○
10 0.37 X X X
(단, ◎: 매우 많이 발생하는 정도, ○: 발생하는 정도, X: 실험오차로 무시할 수 있을 정도의 발생)
상기의 [표 1]을 참조하면, 바디의 제3 면으로부터 제4 면까지 거리(L)에대한 제1 내부전극 패턴(11)이 바디의 제4 면으로부터 이격된 거리(L1)의 비가 0.10 이하인 경우(Sample No.1 ~ Sample No.3), 제1 내부전극 패턴이 바디의 제4 면과 너무 가까워 제1 내부전극 패턴과 제2 외부전극 간의 쇼트(short)가 발생할 가능성이 있다.
반면, 바디의 제3 면으로부터 제4 면까지 거리(L)에 대한 제1 내부전극 패턴(11)이 바디의 제4 면으로부터 이격된 거리(L1)의 비가 0.30 이상인 경우(Sample No.9 ~ Sample No.10), 제1 내부전극 패턴이 바디의 제4 면과 멀리 이격되어 제1 및 제2 내부전극 간의 중첩 영역을 형성하는데 한계가 있어 용량 개선이 기대될 수 없다.
상기 제1 내부전극 패턴과 중첩되는 액티브 영역을 형성하는 제2 내부전극 패턴(12)은 제2 외부전극이 배치될 제4 면으로만 노출되고, 그 외 바디의 외부면 상으로는 노출하지 않는다. 상기 제2 내부전극 패턴(12)은 직사각형 형상으로 인쇄될 수 있으나, 이에 한정되는 것은 아니다.
또한, 제2 내부전극 패턴이 상기 제5 면 및 제6 면으로부터 이격되는 거리는 제2 내부전극 패턴 두께의 0.8 배 내지 2.0배일 수 있다.
이는, 제2 내부전극 패턴이 바디의 제5 면 및 제6 면으로부터 이격되는 거리가 제2 내부전극 패턴 두께의 0.8배보다 작은 값인 경우, 절단면에서 발생하는 내전압 파괴가 개선될 수 없고, 제2 내부전극 패턴 두께의 2배보다 큰 값인 경우, 강도가 악화되어 크랙(crack)이 발생할 수 있기 때문이다.
이하의 [표 2] 를 참조하면, 제2 내부전극 패턴이 제5 면 및 제6면으로부터 이격되는 거리가 제2 내부전극 패턴 두께의 0.8 배 내지 2.0배일 때 크랙의 발생 위험이 없고, 내전압 특성의 저하도 방지될 수 있음을 알 수 있다.
Sample No. 제2 내부전극 패턴이
제5 면 및 제6 면으로부터
이격되는 거리/제2 내부전극 패턴의 두께		 크랙 발생 유무 내전압 파괴 발생 유무
1 0.3 ○ ◎
2 0.5 ○ ◎
3 0.8 X X
4 1.1 X X
5 1.3 X X
6 1.7 X X
7 2.0 X X
8 2.5 ◎ X
9 3.0 ◎ X
10 4.0 ◎ X
(단, ◎: 매우 많이 발생하는 정도, ○: 발생하는 정도, X: 실험오차로 무시할 수 있을 정도의 발생)
또한, 도4(a)에서는 제1 내부전극 패턴이 바디의 제5 면으로부터 바디의 제3 방향으로 연장되어 바디의 제6 면까지 연장되므로, 그에 중첩되는 제2 내부전극 패턴이 제1 및 제2 내부전극 패턴의 중첩시 공정 과정에서 불가피하게 발생하는 단차로 인해 본래 의도하던 위치로부터 벗어나 적층되더라도 용량 손실 내지 용량 단차가 발생하는 경우는 없다. 동시에, 제1 내부전극 패턴을 바디의 폭방향으로 마주하는 양 단부로서, 바디의 제5 면 및 제6 면으로 노출시키는 것은 바디 내 액티브 영역과 마진 영역 간의 단차를 감소시키고, 내전압 특성도 개선시킬 수 있다.
다음으로, 도4(b)를 참조하면, 도4(b)는 제1 내부전극 패턴이 도4(a)의 제1 내부전극 패턴과 상이한 형상을 가진다는 점 이외에는 도4(a)와 실질적으로 동일하다.
도4(b)는 제1 내부전극 패턴의 면적, 특히, 제1 내부전극 패턴의 중앙부 영역의 면적을 최대로 하면서도 제2 외부전극 패턴과 만나지 않도록 하기 위하여 제1 내부전극 패턴의 양 단부를 중앙부 보다 짧게 변형한 것이다.
도4(b)에서 제1 내부전극 패턴(11)은 바디의 제2 방향으로 연장되는 길이를 기준으로, 중앙부의 길이가 양 단부의 길이보다 더 긴 형상을 가진다. 이 경우, 상기 제1 내부전극 패턴(11)의 중앙부는 바디의 외부면 중 제2 외부전극이 배치되는 제4 면으로부터 일정 거리(L1)만큼 이격되도록 배치되고, 상기 제1 내부전극 패턴의 양 단부는 바디의 외부면 중 제2 외부전극이 배치되는 제4 면으로부터 일정 거리(L2)만큼 이격되도록 배치된다. 이 경우, 상기 제1 내부전극 패턴의 양 단부가 바디의 제4 면으로부터 이격된 거리(L2)는 상기 제2 외부전극이 제4 면으로부터 제5 면 및 제6 면으로 연장되는 거리보다 큰 값을 가져야만, 제1 내부전극 패턴과 제2 외부전극 간의 단락이 발생하지 않을 것이다.
다음으로, 도5 는 본 발명의 다른 일 예에 따른 적층 전자부품의 개략적인 사시도이다.
도5 를 참조하면, 본 발명의 다른 일 예에 따른 적층 전자부품(100)은 제1 및 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하는 바디(1)와, 상기 바디의 외부면 중 하면에 배치되는 제1 내지 제3 외부전극(21-23)을 포함한다.
제1 및 제2 외부전극은 제1 내부전극 패턴과 전기적으로 연결되며, 바디의 하면의 양 단부 영역에 배치되고, 제3 외부전극은 제2 내부전극 패턴과 전기적으로 연결되며, 바디의 하면의 중앙부 영역으로서, 제1 및 제2 외부전극이 배치되는 영역 사이에 배치된다.
이 경우, 외부 극성이 인가되는 제1 및 제2 내부전극 패턴 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL)가 낮아질 수 있다.
다음, 도6 은 도5 의 바디 내 내부전극 패턴의 분해 사시도이다.
도6 을 참조하면, 도5 의 적층 전자부품의 바디 내의 제1 및 제2 내부전극 패턴이 바디의 제3방향(폭방향)을 따라 교대로 적층된다.
도6 에서 제1 내부전극 패턴(11)은 제1 유전 시트 상에서 바디의 길이방향으로 서로 마주하는 양 단부 영역의 전체로 노출되고, 바디의 두께 방향으로 서로 마주하는 양 단부 중 바디의 제1 면(상면)을 형성하는 일 단부 영역으로는 전체적으로 노출되는 반면, 바디의 제2 면(하면)을 형성하는 일 단부 영역으로는 양 측부에서만 노출하고 상기 일 단부 영역의 중앙부로는 노출되지 않는다.
한편, 제2 내부전극 패턴(12)은 제2 유전 시트 상에서 바디의 두께 방향으로 서로 마주하는 양 단부 중 바디의 제2 면(하면)의 중앙부 영역으로만 노출되는데, 이 경우, 제2 내부전극 패턴(12)은 바디의 제2 면 중 제1 내부전극 패턴이 노출되지 않는 중앙부 영역 중 일부 영역으로 인출되는 인출부를 포함한다.
도6 에서 제1 내부전극 패턴(11)은 이와 전기적으로 연결되는 제1 및 제2 외부전극이 배치되는 바디의 제2 면 이외에도 제1 면, 바디의 길이 방향으로 서로 마주하는 제3 면, 제4 면으로 노출되므로, 제1 내부전극 패턴과, 제2 내부전극 패턴의 중첩 공정에서 불가피하게 발생하는 단차로 인해 제2 내부전극 패턴이 본래 의도하던 위치로부터 벗어나 적층되더라도 용량 손실 내지 용량 단차가 발생하는 경우는 없다. 동시에, 제1 내부전극 패턴을 바디의 길이 방향으로 마주하는 제3 면 및 제4 면으로 노출시키는 것은 바디 내 액티브 영역과 마진 영역 간의 단차를 감소시키고, 내전압 특성도 개선시킬 수 있다.
다음, 도7 은 본 발명의 다른 일 변형예에 따른 적층 전자부품의 개략적인 사시도이다. 도7 을 참조하면, 제1 내부전극 패턴이 노출되는 바디의 제1 면, 제3 면 및 제4 면상에서 상기 제1 내부전극 패턴의 단부 상에 산화막(3)이 추가로 배치될 수 있다.
상기 산화막(3)은 바디의 제3 면, 제4 면으로 노출되는 제1 내부전극 패턴의 단부를 산화시켜 생성시킬 수 있으며, 예를 들어, 플라즈마 전해 산화(Plasma Electrolytic Oxidation) 공법을 사용하여 산화막을 형성할 수 있다. 이 경우, 생성되는 산화막은 상기 제1 내부전극 패턴의 조성과 동일한 조성을 가지게 된다.
상기 산화막(3)을 통해 바디의 외부면으로 그대로 노출되는 제1 내부전극 패턴의 단부를 외부로부터의 스트레스로부터 보호할 수 있으며, 기계적 강도를 향상시킬 수 있다. 또한, 내습 특성 저하 등의 내부 결함을 효율적으로 방지하여 노출되는 제1 내부전극 단부의 신뢰성 열화를 방지할 수가 있다.
한편, 상기 산화막(3)은 적층 전자부품의 바디의 외부면 중 바디의 제1 면, 제3 면과 제4 면의 전체 영역 상에 배치될 수도 있다.
이 경우, 상기 산화막은 마그네슘(Mg), 망간(Mn), 실리콘(Si), 및 코발트(Co)로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있으며, 상기 산화막은 산화망가니즈(MnO), 이산화망가니즈(MoO2), 삼산화망가니즈(MoO3), 사산화망가니즈(MoO4), 및 산화마그네슘(MgO)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
다음, 도8 는 본 발명의 일 예에 따른 적층 전자부품이 기판 상에 실장된 실장 기판을 도시한다.
도8 을 참조하면, 실장 기판(200)은 도1 의 적층 전자부품(100)이 실장되는 기판(210)과, 기판의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221,222)를 포함한다.
이 때, 적층 전자부품(100)은 제1 및 제2 외부전극(21, 22)이 각각 제1 및 제2 전극 패드(221,222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
도9 는 본 발명의 다른 일 예에 따른 적층 전자부품이 기판 상에 실장된 실장 기판을 도시한다.
도9 를 참조하면, 실장 기판(200)은 도5 의 적층 전자부품(100)이 실장되는 기판(210)과, 기판의 상면에 서로 이격되게 형성된 제1 전극 패드 내지 제3 전극 패드를 포함한다.
이 때, 적층 전자부품(100)은 제1 외부전극 내지 제3 외부전극이 각각 제1 전극 패드 내지 제3 전극 패드 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술 한 본 발명의 일 예에 따른 코일 부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.
한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층 전자부품
1: 바디
11, 12: 제1 및 제2 내부전극 패턴
21. 22: 제1 및 제2 외부전극
3, 4: 산화막
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
230: 솔더링

Claims (16)

  1. 제1 내부전극 패턴과 상기 제1 내부전극 패턴과 상이한 패턴을 가지는 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1면, 제2 면, 제2 방향으로 서로 마주하는 제3 면, 제4 면, 제3 방향으로 서로 마주하는 제5 면, 제6 면의 외부면을 포함하는 바디; 및
    상기 바디의 외부면 중 제3 면 및 제4 면 상에 서로 마주보며 배치되며, 상기 제1 및 제2 내부전극 패턴과 전기적으로 연결되는 제1 및 제2 외부전극; 을 포함하고,
    상기 제1 내부전극 패턴은 상기 바디의 외부면 중 상기 제1 외부전극이 배치되는 제3 면과, 제3 방향으로 서로 마주하는 제5 면 및 제6 면으로 노출되며,
    상기 제2 내부전극 패턴은 상기 외부면 중 제5 면 및 제6 면으로부터 상기 제2 내부전극 패턴의 두께의 0.8배 내지 2.0배의 길이만큼 이격되도록 배치되는,
    적층 전자부품.
  2. 제1항에 있어서,
    상기 제2 내부전극 패턴은 상기 바디의 외부면 중 제4 면으로만 노출되는,
    적층 전자부품.
  3. 제1항에 있어서,
    상기 제2 내부전극 패턴은 상기 바디의 외부면 중 제5 면 및 제6 면으로부터 일정 간격 이격되어 배치되는,
    적층 전자부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 내부전극 패턴은 직사각형 형상을 가지는,
    적층 전자부품.
  6. 제5항에 있어서,
    상기 제1 내부전극 패턴은 상기 바디의 외부면 중 제2 외부전극이 배치되는 제4 면으로부터 일정 거리(L1)만큼 이격되도록 배치되고, 상기 제2 외부전극은 제4 면으로부터 인접하는 제5 면 및 제6 면으로 일정 거리만큼 연장되도록 배치되며,
    상기 제1 내부전극 패턴이 바디의 제4 면으로부터 이격된 거리(L1)는 상기 제2 외부전극이 제4 면으로부터 연장되는 거리보다 큰,
    적층 전자부품.
  7. 제1항에 있어서,
    상기 제1 내부전극 패턴은 바디의 제2 방향으로 연장되는 길이를 기준으로, 제1 내부전극 패턴의 중앙부의 길이가 양 단부의 길이보다 긴 형상을 가지는,
    적층 전자부품.
  8. 제7항에 있어서,
    상기 제1 내부전극 패턴의 중앙부는 상기 바디의 외부면 중 제2 외부전극이 배치되는 제4 면으로부터 일정 거리(L1)만큼 이격되도록 배치되고, 상기 제1 내부전극 패턴의 양 단부는 상기 바디의 외부면 중 제2 외부전극이 배치되는 제4 면으로부터 일정 거리(L2)만큼 이격되도록 배치되고,
    상기 제2 외부전극은 제4 면으로부터 인접하는 제5 면 및 제6 면으로 일정 거리만큼 연장되도록 배치되며,
    상기 제1 내부전극 패턴의 양 단부가 바디의 제4 면으로부터 이격된 거리(L2)는 상기 제2 외부전극이 제4 면으로부터 연장되는 거리보다 큰,
    적층 전자부품.
  9. 제1항에 있어서,
    상기 바디의 제3 방향으로 서로 마주하는 제5 면 및 제6 면으로 노출되는 상기 제1 내부전극 패턴의 단부상에 산화막이 배치되는,
    적층 전자부품.
  10. 제9항에 있어서,
    상기 산화막은 상기 제1 내부전극 패턴의 조성과 동일한 조성을 가지는,
    적층 전자부품.
  11. 제9항에 있어서,
    상기 산화막은 마그네슘(Mg), 망간(Mn), 실리콘(Si), 및 코발트(Co)로 이루어진 군에서 선택되는 하나 이상을 포함하는,
    적층 전자부품.
  12. 제1 내부전극 패턴과 상기 제1 내부전극 패턴과 상이한 패턴을 가지는 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1면, 제2 면, 제2 방향으로 서로 마주하는 제3 면, 제4 면, 제3 방향으로 서로 마주하는 제5 면, 제6 면의 외부면을 포함하는 바디;
    상기 바디의 외부면 중 제2 면으로 인출되며, 상기 제1 내부전극 패턴과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극; 및
    상기 바디의 외부면 중 제2 면으로 인출되며, 상기 제2 내부전극 패턴과 전기적으로 연결되는 제3 외부전극; 을 포함하고,
    상기 제1 및 제2 내부전극 패턴은 바디의 제3 방향을 따라 교대로 적층되고,
    상기 제1 내부전극 패턴은 상기 바디의 제1 방향으로 마주하는 제1 면, 제2 면, 제2 방향으로 마주하는 제3 면 및 제4 면으로 노출되며,
    상기 제1 내부전극 패턴은 복수의 제1 내부전극을 포함하고,
    상기 바디의 제1 면, 제2 면, 제3 면, 및 제4 면 중 제1 및 제2 외부전극이 배치되지 않는 바디의 제1 면, 제3 면, 및 제4 면 상으로 노출되는 상기 복수의 제1 내부전극의 단부 상에 각각 산화막이 배치되는 적층 전자부품.
  13. 제12항에 있어서,
    상기 제2 내부전극 패턴은 상기 바디의 제1 면, 제3 면 및 제4 면으로부터 일정 간격 이격되도록 배치되는,
    적층 전자부품.
  14. 제12항에 있어서,
    상기 제1 및 제2 외부전극은 상기 바디의 제2 면 상에서 상기 제3 외부전극을 사이에 두고 나란하게 배치되는,
    적층 전자부품.
  15. 삭제
  16. 제12항에 있어서,
    상기 산화막은 상기 제1 내부전극 패턴의 조성과 동일한 조성을 가지는,
    적층 전자부품.
KR1020150188266A 2015-12-29 2015-12-29 적층 전자 부품 KR102198538B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150188266A KR102198538B1 (ko) 2015-12-29 2015-12-29 적층 전자 부품
CN201610291348.XA CN106935396B (zh) 2015-12-29 2016-05-05 多层电子组件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150188266A KR102198538B1 (ko) 2015-12-29 2015-12-29 적층 전자 부품

Publications (2)

Publication Number Publication Date
KR20170078101A KR20170078101A (ko) 2017-07-07
KR102198538B1 true KR102198538B1 (ko) 2021-01-06

Family

ID=59353221

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150188266A KR102198538B1 (ko) 2015-12-29 2015-12-29 적층 전자 부품

Country Status (2)

Country Link
KR (1) KR102198538B1 (ko)
CN (1) CN106935396B (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH081875B2 (ja) * 1989-09-08 1996-01-10 株式会社村田製作所 積層コンデンサ
JPH11340089A (ja) 1998-05-21 1999-12-10 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法及び積層セラミック電子部品
JP4226002B2 (ja) * 2005-12-27 2009-02-18 ルビコン株式会社 積層形フィルムコンデンサの製造方法
JP5115349B2 (ja) * 2008-06-13 2013-01-09 株式会社村田製作所 積層セラミック電子部品およびその製造方法
KR101025999B1 (ko) * 2008-12-12 2011-03-30 삼성전기주식회사 회로기판 장치 및 집적회로 장치
KR101412950B1 (ko) * 2012-11-07 2014-06-26 삼성전기주식회사 적층 세라믹 커패시터
KR20140038872A (ko) * 2013-07-17 2014-03-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101659146B1 (ko) * 2013-10-22 2016-09-22 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판

Also Published As

Publication number Publication date
CN106935396A (zh) 2017-07-07
CN106935396B (zh) 2020-11-10
KR20170078101A (ko) 2017-07-07

Similar Documents

Publication Publication Date Title
KR102067173B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR101681358B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR102171678B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101514512B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101565640B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101548797B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
US8797709B2 (en) Multilayer ceramic electronic part and method of manufacturing the same
KR102018306B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102004793B1 (ko) 적층 전자부품 및 그 실장기판
KR20190121188A (ko) 적층 세라믹 전자부품
US20150255213A1 (en) Multilayer ceramic electronic component and assembly board having the same
KR102061507B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판
KR101771798B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20140143340A (ko) 적층 세라믹 커패시터 및 그 실장 기판
US9196423B2 (en) Multilayer ceramic electronic part and method of manufacturing the same
KR101843184B1 (ko) 적층형 칩 소자 및 그 제조방법
US9281121B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
JP2017143130A (ja) 電子部品
KR20140125111A (ko) 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
KR20140143341A (ko) 적층 세라믹 커패시터 및 그 실장 기판
US9595392B2 (en) Multilayer ceramic condenser and method of manufacturing the same
KR101565725B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR102198538B1 (ko) 적층 전자 부품
KR102145316B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102004784B1 (ko) 적층 세라믹 전자부품 및 그 실장기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant