KR20140143341A

KR20140143341A - 적층 세라믹 커패시터 및 그 실장 기판

Info

Publication number: KR20140143341A
Application number: KR1020140106309A
Authority: KR
Inventors: 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2014-08-14
Filing date: 2014-08-14
Publication date: 2014-12-16
Also published as: US10297386B2; KR102097323B1; US20180019059A1; US9773615B2; US20160050759A1

Abstract

본 발명은, 세라믹 본체의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 세라믹 본체 내에 좌우 외부 전극과 각각 접속되는 제1 및 제2 리드부를 갖는 제1 내부 전극과 가운데 외부 전극과 접속되는 제3 리드부를 갖는 제2 내부 전극을 배치하되, 세라믹 본체의 폭 방향으로 중앙 부분에는 복수의 제1 내부 전극이 배치되는 제1 영역을, 상기 제1 영역을 사이에 두고 폭 방향으로 양측 부분에는 상기 제1 및 제2 내부 전극이 번갈아 배치되는 제2 영역이 배치되도록 한 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD FOR MOUNTING THE SAME}

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.

LSI(large scale integration circuit)의 다기능화 및 고집적화에 의해 소비전류가 증대되면서, 상기 LSI의 전원 회로 등 고주파 회로 내에서 발생되는 노이즈를 제거하거나 감쇄시키기 위한 대책으로 고주파 특성이 우수한 3단자형 커패시터가 많이 사용된다.

상기 3단자형 커패시터는, 최근 LSI의 다기능화 및 고집적화로 인해 소비전력이 증가하고 있기 때문에, 허용전류의 대전류화가 요구되고 있다. 이렇게 상기 3단자형 커패시터의 허용전류를 대전류화 하기 위해서는 상기 3단자형 커패시터의 직류저항을 저감시켜야 한다.

따라서, 전원 회로를 안정화시키며 고주파에서의 노이즈를 효과적으로 제거하기 위해서, 3단자형 적층 세라믹 커패시터는 고주파성능을 만족시키면서 보다 낮은 직류저항을 가져야 한다.

국내특허공개공보 10-2008-0073193 일본특허공개공보 2007-235170

본 발명의 목적은, 직류저항을 저감하여 대(大)전류화를 실현하고, 소형이면서 고주파 노이즈 제거 효과를 향상시킬 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 세라믹 본체의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 세라믹 본체 내에 좌우 외부 전극과 각각 접속되는 제1 및 제2 리드부를 갖는 제1 내부 전극과 가운데 외부 전극과 접속되는 제3 리드부를 갖는 제2 내부 전극을 배치하되, 세라믹 본체의 폭 방향으로 중앙 부분에는 복수의 제1 내부 전극이 배치되는 제1 영역을, 상기 제1 영역을 사이에 두고 폭 방향으로 양측 부분에는 상기 제1 및 제2 내부 전극이 번갈아 배치되는 제2 영역이 배치되도록 한 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

본 발명의 다른 측면은, 세라믹 본체의 길이 방향의 양 측면과 실장 면에 외부 전극을 각각 배치하고, 상기 세라믹 본체 내에 좌우 외부 전극과 각각 접속되는 제1 내부 전극과 실장 면에 배치된 외부 전극과 접속되도록 리드부를 갖는 제2 내부 전극을 배치하되, 세라믹 본체의 폭 방향으로 중앙 부분에는 복수의 제1 내부 전극이 배치되는 제1 영역을, 상기 제1 영역을 사이에 두고 폭 방향으로 양측 부분에는 상기 제1 및 제2 내부 전극이 번갈아 배치되는 제2 영역이 배치되도록 한 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 직류저항을 저감할 수 있고 허용 전류 값을 높게 설정할 수 있으며, 내부의 전력손실이 적고 자기발열에 의한 신뢰성이나 수명의 열화를 방지할 수 있어서, 디커플링 커패시터 및 EMI 필터 등에 응용할 경우, 전원 회로의 전압 변동을 보다 효과적으로 억제할 수 있고 고주파 감쇄 특성 및 고주파 노이즈 제거 효과를 향상시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 본체를 뒤집어 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터 중 세라믹 본체를 나타낸 사시도이다.
도 8은 도 6의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 10은 도 9의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 11은 도 9의 적층 세라믹 커패시터의 내부 전극 구조의 또 다른 실시 형태를 나타낸 분해사시도이다.
도 12는 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 13은 도 4의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 14는 도 6의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 15는 도 9의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.

적층 세라믹 커패시터

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 본체를 뒤집어 나타낸 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.

도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 및 제1 내지 제3 외부 전극(133, 134, 136)을 포함한다.

즉, 본 실시 형태의 적층 세라믹 커패시터(100)는 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.

세라믹 본체(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성된다.

이때, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

상기 세라믹 첨가제는 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어 400 nm 이하로 조절될 수 있다.

이러한 세라믹 본체(110)는 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있으며, 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.

본 실시 형태에서, 세라믹 본체(110)는 서로 마주보는 두께 방향의 제1 주면(S1) 및 제2 주면(S2)과, 제1 주면(S1) 및 제2 주면(S2)을 연결하며 서로 마주보는 길이 방향의 제1 및 제2 측면(S3) 및 제2 측면(S4)과, 서로 마주보는 폭 방향의 제3 및 제4 측면(S5, S6)을 가질 수 있다. 이하, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 본체(110)의 제1 주면(S1)으로 정의하여 설명하기로 한다.

또한, 세라믹 본체(110)는 마진부로서 세라믹 본체(110)의 제3 및 제4 측면(S5, S6) 쪽으로 각각 형성되는 커버층(112, 113)을 포함할 수 있다.

커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 후술하는 좌우 제2 영역(B)의 폭 방향의 제3 및 제4 측면(S5, S6) 쪽으로 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

본 실시 형태의 세라믹 본체(110)는 폭 방향으로 중앙 부분에 위치하는 제1 영역(A)과, 제1 영역(A)을 사이에 두고 세라믹 본체(110)의 폭 방향으로 양측에 각각 위치하는 제2 영역(B)을 포함한다.

제1 영역(A)은 세라믹 본체(110)의 폭 방향으로 유전체층(111)을 사이에 두고 복수의 제1 내부 전극(121)을 반복적으로 적층하여 형성될 수 있다.

커패시터의 직류저항은 제1 영역(A)에 포함되는 내부 전극의 적층 수와 반비례하게 된다.

따라서, 제1 영역(A)의 제1 내부 전극(121)의 적층 수를 늘리면 직류저항을 저감하여 커패시터의 허용 전류 값을 높게 설정할 수 있다.

이때, 제1 영역(A)의 내부 전극 적층 수를 늘리기 위해서는 제1 영역(A)의 유전체층의 층간 사이즈를 작게 함으로써 전극밀도를 높이면 된다.

제2 영역(B)은 유전체층(111)을 사이에 두고 적어도 하나 이상의 제1 및 제2 내부 전극(121, 122)을 번갈아 반복적으로 적층하여 형성될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 부분은 정전용량층으로서 기능하며 커패시터의 캐패시턴스(capacitance)에 기여한다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 세라믹 본체(110) 내부에 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 도전성 페이스트를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

본 실시 형태의 내부 전극은 이웃하는 내부 전극과 중첩되는 몸체부 및 상기 몸체부의 일부가 연장되어 세라믹 본체(110)의 외부로 인출되는 리드부를 포함한다.

이때, 상기 리드부는 특별히 제한되는 것은 아니나, 예를 들어 상기 몸체부를 구성하는 내부 전극의 세라믹 본체(110)의 길이 방향 길이에 비하여 더 짧은 길이를 가질 수 있다.

본 실시 형태에서, 제1 및 제2 리드부(121b, 121b')는 세라믹 본체(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)에서 세라믹 본체(110)의 실장 면인 제1 주면(S1)을 통해 노출되도록 연장되게 형성된다. 이때, 제1 내부 전극(121)은 시그널(signal)의 역할을 한다.

또한, 제3 리드부(122b)는 세라믹 본체(110)의 길이 방향을 따라 제1 및 제2 리드부(121b, 121b') 사이에 이격되게 배치되며, 제2 내부 전극(122)에서 세라믹 본체(110)의 제1 주면(S1)을 통해 노출되도록 연장되게 형성된다. 이때, 제2 내부 전극(122)은 그라운드(ground)의 역할을 한다.

제1 및 제2 외부 전극(133, 134)은 서로 같은 극성을 갖는 전극으로서, 세라믹 본체(110)의 제1 주면(S1)에 세라믹 본체(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 본체(110)의 제1 주면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 121b')와 각각 접촉되어 전기적으로 접속된다. 제1 및 제2 외부 전극(133, 134)은 시그널 단자 또는 전원용 단자 등으로서 활용될 수 있다.

이러한 제1 및 제2 외부 전극(133, 134)은 세라믹 본체(110)의 제1 주면(S1)에서 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다. 이에 제1 및 제2 외부 전극(133, 134)의 세라믹 본체(110)에 대한 고착강도를 향상시킬 수 있다.

그리고, 제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134)과 다른 극성을 갖는 전극으로서, 본 실시 형태에서는 그라운드 단자로 활용될 수 있다.

제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134) 사이에 배치되며, 세라믹 본체(110)의 제1 주면(S1)을 통해 노출된 제3 리드부(122b)와 접촉되어 전기적으로 접속된다.

이러한 제3 외부 전극(136)은 세라믹 본체(110)의 제1 주면(S1)에서 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다.

위와 같이 본 실시 형태는 외부 전극이 서로 인접하게 배치된 3단자 구조를 가지므로, 제1 및 제2 외부 전극(133, 134)과 제3 외부 전극(136)의 간격이 매부 작기 때문에 이로 인해 전류 루프(current loop)를 감소시켜 커패시터의 인덕턴스를 감소시킬 수 있다.

또한, 제1 내지 제3 외부 전극(133, 134, 136)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 이때, 상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 제1 내지 제3 외부 전극(133, 134, 136) 상에는 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)를 기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.

상기 도금층은, 예를 들어 제1 내지 제3 외부 전극(133, 134, 136) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

변형 예

도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 5는 도 4의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.

여기서, 세라믹 본체(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(121, 122)과 절연층(150)에 대해 구체적으로 설명한다.

도 4 및 도 5를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100')는 세라믹 본체(110)의 실장 면과 대향되는 제2 주면(S2)에는 절연층(150)이 배치될 수 있다.

절연층(150)은 제1 및 제2 내부 전극이 외부로 노출되는 부분을 통해 수분 등이 침입하여 신뢰성이 열화되는 것을 방지하는 역할을 한다.

제1 내부 전극(121)은 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 세라믹 본체(110)의 제2 주면(S2)에 형성된 절연층(150)과 접촉하는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.

제2 내부 전극(122)은 제4 및 제5 리드부(121a, 121a') 사이에 배치되며 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제6 리드부(122a)를 가질 수 있다.

도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 적층 세라믹 커패시터 중 세라믹 본체를 나타낸 사시도이고, 도 8은 도 6의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.

여기서, 세라믹 본체(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제4 내지 제6 외부 전극(131, 132, 135)과 제1 및 제2 내부 전극(121, 122)에 대해 구체적으로 설명한다.

도 6 내지 도 8을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는, 제4 내지 제6 외부 전극(131, 132, 135)이 세라믹 본체(110)의 제2 주면(S2)에 제1 내지 제3 외부 전극(133, 134, 136)과 마주보게 배치된다.

즉, 제1 내지 제3 외부 전극(133, 134, 136)과 제4 내지 제6 외부 전극(131, 132, 135)에 의해 적층 세라믹 커패시터(100")가 상하 대칭 구조가 되므로, 실장시 칩(chip)의 방향성이 없어서 제조공정을 간략화 할 수 있다.

이때, 제4 내지 제6 외부 전극(131, 132, 135)은 필요시 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다.

제4 내지 제6 외부 전극(131, 132, 135)은 도전성 금속으로 형성될 수 있다.

또한, 제1 내지 제3 외부 전극(131, 132, 135) 상에는 필요시 도금층(미도시)이 형성될 수 있다.

제1 내부 전극(121)은 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 세라믹 본체(110)의 제2 주면(S2)에 형성된 제4 및 제 5 외부 전극(131, 132)과 각각 접속되는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.

제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 제6 외부 전극(135)과 접속하는 제6 리드부(122a)를 가질 수 있다.

위와 같이, 적층 세라믹 커패시터(100")의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.

따라서, 적층 세라믹 커패시터(100")의 제1 및 제2 주면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.

도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 10은 도 9의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.

여기서, 세라믹 본체(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(121', 122)과 제1 내지 제4 단자 전극(1131-1134)에 대해 구체적으로 설명한다.

도 9 및 도 10을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(1100)는, 제1 내부 전극(121')이 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면(S3, S4)를 통해 노출되도록 형성된다. 제2 내부 전극의 구조는 앞서 설명한 도 6의 커패시터의 구조와 유사하다.

그리고, 세라믹 본체(110)의 길이 방향의 제3 및 제4 측면(S3, S4)에는 제1 내부 전극(121')의 노출된 양 단부와 각각 접속되도록 제1 및 제2 단자 전극(1131, 1132)이 배치된다.

이때, 제1 및 제2 단자 전극(1131, 1132)는 세라믹 본체(110)의 길이 방향의 양 단부를 덮도록 형성될 수 있다.

이에 제1 및 제2 단자 전극(1131, 1132)의 세라믹 본체(110)에 대한 고착강도를 향상시킬 수 있다.

그리고, 세라믹 본체(110)의 제1 및 제2 주면(S1, S2)에는 제2 내부 전극(122)의 제3 및 제6 리드부(122b, 122a)와 각각 접속되도록 제3 및 제 4 단자 전극(1133, 1134)이 배치된다.

이때, 제3 및 제4 단자 전극(1133, 1134)은 각각 세라믹 본체(110)의 제1 및 제2 주면(S1, S2)에서 세라믹 본체(110)의 폭 방향의 제1 및 제2 측면(S3, S4)으로 연장되게 형성될 수 있다.

도 11은 도 9의 적층 세라믹 커패시터의 내부 전극 구조의 또 다른 실시 형태를 나타낸 분해사시도이다.

도 11을 참조하면, 본 실시 형태는 제2 영역(B)의 제1 내부 전극의 구조를 변형시킨 것이다.

본 실시 형태의 제1 내부 전극은 길이 방향으로 중앙 부분이 이격되게 형성된 제1 및 제2 전극 패턴(123, 124)으로 구분된다.

이때, 제1 및 제2 전극 패턴(123, 124)의 양 단부에는 세라믹 본체(1110)의 제1 및 제2 주면(S1, S2)을 통해 노출되도록 인출부(123a, 123b)가 연장되게 형성될 수 있다.

적층 세라믹 커패시터의 실장 기판

도 12는 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 13은 도 4의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 14는 도 6의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 15는 도 9의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.

도 12 내지 도 15를 참조하면, 본 발명의 실시 형태에 따른 적층 세라믹 커패시터(100, 100', 100", 1100)의 실장 기판(200)은 적층 세라믹 커패시터(100, 100', 100", 1100)가 실장된 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.

이때, 적층 세라믹 커패시터(100, 100', 100", 1100)는 세라믹 본체(110, 1110)의 두께 방향의 제1 주면(S1)이 실장 면으로서 기판(210) 위에 배치되며, 제1 내지 제3 외부 전극(133, 134, 136) 또는 제1 내지 제3 단자 전극(1131, 1132, 1133)이 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 연결되어 전기적으로 접속될 수 있다.

종래의 3단자 적층 세라믹 커패시터는 직류전류가 기판 측에 배치된 최하층의 내부전극층을 통해 집중적으로 흐르기 때문에, 국부적인 발열이 발생되고, 이에 절연 저항이 저화되어 신뢰성의 열화가 발생될 수 있다.

그러나, 본 발명의 실시 형태에 따르면, 제1 및 제2 영역(A, B)에 의해 전류가 내부 전극 전체에 걸쳐 균등하게 흐르기 때문에 이러한 신뢰성 열화 발생 가능성이 줄어들게 된다.

본 발명의 실시 형태에 따른 적층 세라믹 커패시터는 내부 전극이 기판에 대해 수직으로 배치되며, 양극 단자와 음극 단자가 서로 인접하게 배치되어, 기판의 전극 패드를 통해 양극 단자로부터 음극 단자로 흐르는 전류의 경로(current path)가 짧아지게 된다.

따라서, 내부 전극이 기판에 대해 수평으로 배치되며, 양극 및 음극 단자가 멀리 떨어져 배치되는 종래의 3단자형 적층 세라믹 커패시터에 비해 ESL(등가직렬인덕턴스: Equivalent Series Inductance)이 저감되며, 종래의 3단자형 적층 세라믹 커패시터에 비해 고주파 노이즈 제거효과가 개선될 수 있다.

일 예로서, 도 12의 적층 세라믹 커패시터(100)를 3-단자 EMI 필터로 사용하는 경우, 제1 및 제2 외부 전극(133, 134)은 각각 신호 라인의 입력단 및 출력단과 접속하고, 제3 외부 전극(136)은 접지단과 접속하여, 신호 라인의 고주파 노이즈를 효과적으로 제거할 수 있다.

이 경우, 기판(210)에서, (+) 극인 제1 및 제2 전극 패드(221, 222)는 각각 입력단 및 출력단에 해당하며, (-) 극인 제3 전극 패드(223)는 접지단에 해당한다.

다른 응용 예로서, 도 12의 적층 세라믹 커패시터(100)를 디커플링 커패시터로 사용하는 경우, 제1 및 제2 외부 전극(133, 134)은 전원 라인과 접속하고, 제3 외부 전극(136)은 접지 라인과 접속하여, 전원 회로를 효과적으로 안정화시킬 수 있다.

이 경우, 기판(210)에서, 제1 및 제2 전극 패드(221, 222)는 전원 라인에 해당하며, 제3 전극 패드(223)는 접지단에 해당한다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100, 100', 100", 1100 ; 적층 세라믹 커패시터
110, 1100 ; 세라믹 본체
111 ; 유전체층
112, 113 ; 커버층
121, 121' ; 제1 내부 전극
121b, 121b' ; 제1 및 제2 리드부
121a, 121a' ; 제4 및 제5 리드부
122 ; 제2 내부 전극
122b ; 제3 리드부
122a ; 제6 리드부
123, 124 ; 제1 및 제2 전극 패턴
133 ; 제1 외부 전극
134 ; 제2 외부 전극
136 ; 제3 외부 전극
131 ; 제4 외부 전극
132 ; 제5 외부 전극
135 ; 제6 외부 전극
150 ; 절연층
1131 ; 제1 단자 전극
1132 ; 제2 단자 전극
1133 ; 제3 단자 전극
1134 ; 제4 단자 전극
210 ; 기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더

Claims

폭 방향으로 적층되는 복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체의 실장 면을 통해 노출되도록 연장되게 형성되는 제1 및 제2 리드부를 가지며, 상기 제1 및 제2 리드부가 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되는 제1 내부 전극;
상기 세라믹 본체의 실장 면을 통해 노출되도록 연장되게 형성되는 제3 리드부를 가지며, 상기 제3 리드부가 상기 제1 및 제2 리드부 사이에 배치되는 제2 내부 전극;
상기 세라믹 본체의 실장 면에 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 세라믹 본체의 실장 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 접속되는 제3 외부 전극; 을 포함하며,
상기 세라믹 본체는, 폭 방향으로 중앙 부분에 위치하며 상기 유전체층을 사이에 두고 복수의 제1 내부 전극이 배치되는 제1 영역과, 상기 제1 영역을 사이에 두고 폭 방향으로 양측 부분에 위치하며 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부 전극이 번갈아 배치되는 제2 영역을 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 길이 방향의 양 측면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 실장 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부; 및
상기 세라믹 본체의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부;
상기 세라믹 본체의 실장 면과 대향되는 면에 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제4 및 제5 리드부와 각각 접속되는 제4 및 제5 외부 전극; 및
상기 제4 및 제5 외부 전극 사이에 배치되며, 상기 세라믹 본체의 실장 면과 대향되는 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되며, 상기 제6 리드부와 접속되는 제6 외부 전극; 을 포함하는 적층 세라믹 커패시터.
제5항에 있어서,
상기 제4 내지 제6 외부 전극은 상기 세라믹 본체의 실장 면과 대향되는 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
폭 방향으로 적층되는 복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체의 길이 방향의 양 측면을 통해 노출되도록 형성되는 제1 내부 전극;
상기 세라믹 본체의 실장 면과 실장 면의 대향되는 면을 통해 각각 노출되도록 연장되게 형성되는 한 쌍의 리드부를 가지며, 상기 세라믹 본체의 길이 방향의 양 측면으로부터 이격되게 형성되는 제2 내부 전극;
상기 세라믹 본체의 길이 방향의 양 측면에 배치되며, 상기 제1 내부 전극의 양 단부와 각각 접속되는 제1 및 제2 단자 전극; 및
상기 세라믹 본체의 실장 면과 실장 면의 대향되는 면에 배치되며, 상기 제2 내부 전극의 양측 리드부와 각각 접속되는 제3 및 제4 단자 전극; 을 포함하며,
상기 세라믹 본체는, 폭 방향으로 중앙 부분에 위치하며 상기 유전체층을 사이에 두고 복수의 제1 내부 전극이 배치되는 제1 영역과, 상기 제1 영역을 사이에 두고 폭 방향으로 양측 부분에 위치하며 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부 전극이 번갈아 배치되는 제2 영역을 포함하는 적층 세라믹 커패시터.
제7항에 있어서,
상기 제1 내부 전극은, 양 단부에 상기 세라믹 본체의 실장 면과 실장 면의 대향되는 면을 통해 노출되도록 각각 연장되게 형성되는 한 쌍의 인출부를 가지는 적층 세라믹 커패시터.
제7항에 있어서,
상기 제1 영역의 상기 제1 내부 전극은, 길이 방향으로 중앙 부분이 이격되게 형성되는 적층 세라믹 커패시터.
제9항에 있어서,
상기 제1 내부 전극은, 양 단부에 상기 세라믹 본체의 실장 면과 실장 면의 대향되는 면을 통해 노출되도록 각각 연장되게 형성되는 한 쌍의 인출부를 가지는 적층 세라믹 커패시터.
상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항 내지 제6항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 단자 전극이 각각 배치되는 제7항 내지 제10항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.