KR102145316B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 제1 및 제2 내부 전극을 포함하고, 상기 제1 내부 전극은 제1 전극판 및 상기 세라믹 바디의 외부로 노출되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 전극판 및 상기 세라믹 바디의 외부로 노출되는 제2 리드부를 포함하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt인 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR: Equivalent Series Resistance) 및 등가직렬인덕턴스(ESL: Equivalent Serial Inductance) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다.
따라서, 고용량이면서도 낮은 ESL 특성을 갖는 적층 세라믹 커패시터가 요구된다.
본 발명은 ESL이 낮고 용량이 큰 적층 세라믹 커패시터 및 그 실장 기판을 제공하고자 한다.
본 발명의 일 측면은, 제1 및 제2 내부 전극을 포함하고, 상기 제1 내부 전극은 제1 전극판 및 세라믹 바디의 외부로 노출되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 전극판 및 세라믹 바디의 외부로 노출되는 제2 리드부를 포함하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt인 적층 세라믹 커패시터를 제공한다.
본 발명의 실시 예를 따르는 적층 세라믹 커패시터 및 그 실장 기판을 제공함으로써 적층 세라믹 커패시터의 ESL을 낮추고 용량을 최대화할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예를 따르는 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1a의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제1 내부 전극을 도시한 단면도이다.
도 3은 도 1a의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제2 내부 전극을 도시한 단면도이다.
도 4는 본 발명의 다른 실시 예를 따르는 적층 세라믹 커패시터의 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제1 내부 전극을 도시한 단면도이다.
도 6은 도 4의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제2 내부 전극을 도시한 단면도이다.
도 7은 본 발명의 실시 예를 따르는 적층 세라믹 커패시터의 실장 기판의 사시도이다.
도 2는 도 1a의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제1 내부 전극을 도시한 단면도이다.
도 3은 도 1a의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제2 내부 전극을 도시한 단면도이다.
도 4는 본 발명의 다른 실시 예를 따르는 적층 세라믹 커패시터의 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제1 내부 전극을 도시한 단면도이다.
도 6은 도 4의 적층 세라믹 커패시터를 두께-길이 평면으로 절단하여 제2 내부 전극을 도시한 단면도이다.
도 7은 본 발명의 실시 예를 따르는 적층 세라믹 커패시터의 실장 기판의 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1a는 본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)의 사시도, 도 2는 도 1a의 적층 세라믹 커패시터(100)를 두께-길이 평면으로 절단하여 제1 내부 전극(121)을 도시한 단면도이고, 도 3은 도 1a의 적층 세라믹 커패시터(100)를 두께-길이 평면으로 절단하여 제2 내부 전극(122)을 도시한 단면도이다.
도 1a 내지 도 3을 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)는, 유전체층(111)을 포함하는 세라믹 바디(110) 및 상기 유전체층(111)을 사이에 두고 배치된 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 제1 내부 전극(121)은 제1 전극판(121b) 및 상기 세라믹 바디(110)의 외부로 노출되는 제1 리드부(121a)를 포함하고, 상기 제2 내부 전극(122)은 제2 전극판(122b) 및 상기 세라믹 바디(110)의 외부로 노출되는 제2 리드부(122a)를 포함한다.
이때, 상기 제1 및 제2 전극판(121b, 122b)에서부터 상기 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판(121b, 122b)에서부터 상기 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt를 만족한다.
세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성하여 형성할 수 있다.
상기 유전체층(111)은 적층 후 소결된 상태이므로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 실시 예에서 세라믹 바디(110)는 6개의 면을 가진 육면체일 수 있다.
이때, 두께 방향으로 서로 마주보는 면을 하부면 및 상부면(1, 2)으로, 길이 방향으로 서로 마주보는 면을 제1 및 제2 측면(3, 4)으로, 폭 방향으로 서로 마주보는 면을 제3 및 제4 측면(5, 6)으로 정의한다.
상기 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있다. 예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 재료와 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다. 여기서, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류를 사용할 수 있다.
세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 배치된 제1 및 제2 내부 전극(121, 122)을 포함한다.
상기 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 도전성 페이스트의 도전성 금속은, 예를 들어, 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등일 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 적층 세라믹 커패시터(100)내에서 용량을 형성하는 역할을 한다.
제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 전극판(121b, 122b)과 제1 및 제2 리드부(121a, 122a)로 구분할 수 있다.
도 2 및 도 3에 의하면, 제1 및 제2 전극판(121b, 122b)은 넓은 직사각형 형상을 하여 서로 중첩되어 있는 부분이고, 제1 및 제2 리드부(121a, 122a)는 상기 제1 및 제2 전극판(121b, 122b)으로부터 연장되어 세라믹 바디(110)의 외부로 노출되도록 배치된 부분이다.
제1 및 제2 전극판(121b, 122b)은 상기 세라믹 바디(110)의 폭-길이 평면에서 보면 서로 중첩된 부분을 갖는다.
상기 제1 및 제2 내부 전극(121, 122)에 각각 다른 극성의 전류를 흘려 보내면 상기 제1 및 제2 전극판(121b, 122b)의 중첩된 부분에서 용량이 형성된다.
제1 및 제2 리드부(121a, 122a)는 상기 제1 및 제2 전극판(121b, 122b)에 전류를 공급하는 역할을 한다.
제1 및 제2 리드부(121a, 122a)의 한 쪽 끝은 상기 제1 및 제2 전극판(121b, 122b)에 연결되어 있고, 다른 쪽 끝은 상기 세라믹 바디(110)의 외부로 노출된다.
상기 제1 및 제2 리드부(121a, 122a)의 노출된 부분을 통해 전류가 공급되며, 제1 및 제2 리드부(121a, 122a)를 통해 제1 및 제2 전극판(121b, 122b)에 전류가 공급된다.
일반적으로, 적층 세라믹 커패시터에서 내부 전극을 크게 하여 전극판이 중첩되는 영역을 크게 함으로써 용량을 크게 할 수 있다.
다만, 내부 전극의 전극판을 크게 하기 위해 유전체층의 가장자리까지 전극판을 형성하는 경우, 세라믹 바디의 외부로 전극판이 노출될 수 있다.
이로 인하여 상기 전극판과 외부 전극이 접속하거나, 외부의 다른 전극과 접속하여 합선(合線, short circuit)이 발생할 수 있다.
특히, 리드부가 세라믹 바디의 외부로 노출되는 면은 외부 전극 및 적층 세라믹 커패시터가 실장되는 실장 기판의 기판 전극과 가까이 위치하고 있기 때문에 합선 등의 위험이 보다 크다.
또한, 적층 세라믹 커패시터는 세라믹 바디를 형성하기 위해 유전체층 및 내부 전극이 적층된 적층체를 절단하는 공정을 거치는데, 리드부가 노출되는 면과 전극판 사이의 간격이 충분하지 않으면 유전체층과 리드부의 강도 차이에 의하여 절단 불량이 발생할 수 있다.
따라서, 적층 세라믹 커패시터를 형성하는 때에는 전극판을 크게 형성하면서도 신뢰성을 높이는 것이 요구된다.
본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)는, 제1 및 제2 전극판(121b, 122b)과 세라믹 바디(110)의 외부면 사이의 간격을 최소화하여 용량을 최대로 증가시킬 수 있다.
또한, 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출되는 면과 상기 제1 및 제2 전극판(121b, 122b)과의 간격을 세라믹 바디(110)의 다른 외부 면과의 간격보다 넓게 배치하여 합선 및 절단 불량 등의 문제 발생을 방지함으로써 신뢰성을 높인다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
도 2 및 도 3을 참조하면, 제1 및 제2 내부 전극(121, 122)은 직사각형 형상의 제1 및 제2 전극판(121b, 122b)을 포함하며, 상기 제1 및 제2 전극판(121b, 122b)으로부터 세라믹 바디(110)의 외부 면까지 연장되어 나오도록 형성된 제1 및 제2 리드부(121a, 122a)를 포함하고 있다.
제1 및 제2 리드부(121a, 122a)는 세라믹 바디(110)의 일면으로 노출된다. 도 2 및 도 3에 의하면 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 하부면으로 동일하게 노출되지만, 본 발명이 여기에 한정하는 것은 아니다.
예를 들어, 제1 리드부(121a)는 하부면으로 노출되고 제2 리드부(122a)는 제1 측면으로 노출되도록 배치할 수 있다.
제1 및 제2 전극판(121b, 122b)에서부터 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면까지의 길이를 Mb라고 정의할 수 있다.
도 2 및 도 3에 의하면 제1 및 제2 전극판(121b, 122b)과 세라믹 바디(110)의 하부면 사이의 간격이 Mb에 해당한다.
또한, 제1 및 제2 전극판(121b, 122b)에서부터 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면과 마주보는 면까지의 길이를 Mt라고 정의할 수 있다.
도 2 및 도 3에 의하면 제1 및 제2 전극판(121b, 122b)과 세라믹 바디(110)의 상부면 사이의 간격이 Mt에 해당한다. 이 경우, Mb〉Mt를 만족한다.
제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면과 마주보는 면까지의 길이인 Mt를 최소화함으로써 제1 및 제2 전극판(121b, 122b)이 중첩되는 영역이 최대가 되도록 하여 용량을 최대화하는 효과를 얻을 수 있다.
또한, 제1 및 제2 전극판(121b, 122b)에서부터 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면까지의 길이인 Mb는 Mt보다 크게 형성함으로써 합선 등의 문제 발생을 방지하여 적층 세라믹 커패시터(100)의 신뢰성을 높이는 효과를 얻을 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)는, 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면에서부터 그 면과 마주보는 면까지의 길이를 Ts라고 하면, 1.69≤Ts/(Mt+Mb)≤17.75인 조건을 만족함으로써 보다 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
도 2 및 도 3에서 Ts는 세라믹 바디(110)의 하부 면에서부터 상부면 사이의 거리이며, 세라믹 바디(110)의 두께에 해당한다.
Mt+Mb 항목은 유전체층(111)에서 전극판이 갖는 마진을 의미한다. Mt+Mb가 작을수록 마진이 작고 전극판이 넓은 것이므로, 적층 세라믹 커패시터(100)의 신뢰성은 낮아지지만 용량은 커진다.
Ts/(Mt+Mb)가 1.69 보다 작은 값을 갖는 경우에는 적층 세라믹 커패시터(100)의 용량이 작아지면서 마진이 증가하여 신뢰성이 증가하나 ESL 값이 커지는 부작용이 있다. 반대로 Mt+Mb가 클수록 마진이 크고 전극판이 좁은 것이므로, 적층 세라믹 커패시터(100)의 신뢰성은 높아지지만 용량은 감소한다.
Ts/(Mt+Mb)가 17.75 보다 큰 값을 갖는 경우에는 적층 세라믹 커패시터(100)의 용량은 높으나 절단 불량율이 높고 신뢰성이 좋지 않다.
따라서, 1.69≤Ts/(Mt+Mb)≤17.75인 조건을 만족하는 적층 세라믹 커패시터(100)를 형성함으로써 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)는, 0.0282≤Mb/Ts≤0.2958인 조건을 만족함으로써 보다 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
Mb는 제1 및 제2 전극판(121b, 122b)과 세라믹 바디(110)의 외부면 중 제1 및 제2 리드부(121a, 122a)가 노출되는 면 사이의 간극이다.
도 2 및 도 3에서 Mb는 제1 및 제2 전극판(121b, 122b)과 세라믹 바디(110)의 하부면 사이의 거리이고, Ts는 세라믹 바디(110)의 하부면에서부터 상부면 사이의 거리에 해당한다.
Mb 항목은 유전체층(111)에서 전극판이 리드부가 노출되는 면에 대하여 갖는 마진을 의미한다.
Mb가 작을수록 마진이 작고 전극판이 넓은 것이므로, 적층 세라믹 커패시터(100)의 신뢰성은 낮아지지만 용량은 커진다. 반대로 Mb가 클수록 마진이 크고 전극판이 좁은 것이므로, 적층 세라믹 커패시터(100)의 신뢰성은 높아지지만 용량은 감소한다.
Mb/Ts 가 0.0282 보다 작은 값을 갖는 경우에는 적층 세라믹 커패시터(100)의 ESL 값이 매우 작지만 신뢰성이 좋지 않으며 Mb/Ts 가 0.2958 보다 큰 값을 갖는 경우에는 적층 세라믹 커패시터(100)의 신뢰성은 좋지만 용량이 작아지며 ESL 값도 커진다.
따라서, 0.0282≤Mb/Ts≤0.2958인 조건을 만족하는 적층 세라믹 커패시터(100)를 형성함으로써 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)는, 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출된 면을 기준으로 할 때, 제1 및 제2 내부 전극(121, 122)은 수직으로 적층될 수 있다. 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 외부로 노출된 면은 세라믹 바디(110)의 길이-폭 평면을 의미한다.
도 1a 내지 도 3을 참조하면, 제1 및 제2 리드부(121a, 122a)는 세라믹 바디(110)의 하부면으로 노출되어 각각 제1 및 제2 외부 전극(131, 132)과 연결된다.
제1 및 제2 외부 전극(131, 132)이 배치된 상기 세라믹 바디(110)의 하부면은 적층 세라믹 커패시터(100)의 실장면이 된다. 제1 및 제2 내부 전극(121, 122)을 수직으로 적층하고 제1 및 제2 리드부(121a, 122a)를 동일한 면으로 노출시킴으로써 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 전극판(121b, 122b)의 면적을 최대화할 수 있어 적층 세라믹 커패시터(100)의 용량을 크게 할 수 있다.
제1 리드부는 세라믹 바디(110)의 하부면 중 길이 방향의 양 끝단으로 노출되어 제1 외부 전극과 연결될 수 있다. 제2 리드부는 세라믹 바디(110)의 하부면의 가운데로 노출되어 제2 외부 전극과 연결될 수 있다. 제1 및 제2 외부 전극(131, 132)은 각각 다른 극성의 전류가 흐르게 되므로 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 전극판(121b, 122b)에 다른 극성의 전류가 흐르게 되어 용량이 형성된다.
도 1a 내지 도 3에서와 같이, 제1 및 제2 외부 전극(131, 132)을 세라믹 바디(110)의 하부에 배치하고 제1 및 제2 내부 전극(121, 122)을 실장면에 대하여 수직으로 배치될 경우, 인쇄회로기판의 제1 및 제2 기판 전극을 통해 흐르는 전류는 제1 및 제2 외부 전극(131, 132)의 두께를 통해 바로 제1 및 제2 내부 전극(121, 122)으로 흐르게 되므로 적층 세라믹 커패시터(100)에서의 전류 경로가 짧아져 ESL를 낮출 수 있다.
반면, 인쇄회로기판의 실장면에 대하여 내부 전극을 수평으로 배치되는 경우에는 외부 전극을 세라믹 바디(110)의 측면으로까지 연장해야 하므로 전류 경로가 외부 전극의 연장된 길이만큼 길어지게 된다.
따라서, 실장면에 대해 수직 배치된 제1 및 제2 내부 전극(121, 122)을 포함하는 적층 세라믹 커패시터(100)는 실장면에 대해 수평 배치된 내부 전극을 구비한 적층 세라믹 커패시터에 비하여, ESL을 낮출 수 있다.
또한, 적층수가 증가하더라도 세라믹 바디(110)의 두께가 증가하는 것이 아니라 너비가 증가하게 되어 전류 경로는 증가하지 않기 때문에, 적층수 증가에 따른 ESL 증가를 최소화할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 제1 및 제2 내부 전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 도 1b에 도시된 바와 같이, 제1 및 제2 외부 전극(131', 132')은 필요시 고착강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(1)에서 세라믹 바디(110)의 폭 방향의 제3 및 제4 면(5, 6)의 일부까지 연장되게 형성될 수 있다.
또한, 제1 외부 전극(131')은 필요시 고착 강도를 향상시키고 적층 세라믹 커패시터(100')를 기판에 실장할 때 전기적 연결성을 더 높이기 위해, 세라믹 바디(110)의 제1 면(1)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)의 일부까지 각각 연장되게 형성될 수 있다.
본 발명의 다른 실시 예를 따르는 적층 세라믹 커패시터(100)는, 유전체층(111)을 포함하고, 두께 방향으로 마주보는 면이 하부면 및 상부면으로 정의되고 길이 방향으로 마주보는 면이 제1 및 제2 측면으로 정의되고 폭 방향으로 마주보는 면이 제3 및 제4 측면으로 정의되는 세라믹 바디(110) 및 상기 유전체층(111)을 사이에 두고 배치된 제1 및 제2 내부 전극(121, 122)을 포함한다.
상기 제1 내부 전극(121)은 제1 전극판(121b) 및 상기 세라믹 바디(110)의 하부면으로 노출되는 제1 리드부(121a)를 포함하고, 상기 제2 내부 전극(122)은 제2 전극판(122b) 및 상기 세라믹 바디(110)의 하부면으로 노출되는 제2 리드부(122a)를 포함하고, 상기 제1 및 제2 전극판(121b, 122b)에서부터 상기 세라믹 바디(110)의 하부면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판(121b, 122b)에서부터 상기 세라믹 바디(110)의 상부면까지의 길이를 Mt라고 하면, Mb 〉 Mt인 특징을 가질 수 있다.
또한, 상기 세라믹 바디(110)의 두께를 Ts라고 하면, 1.69≤Ts/(Mt+Mb)≤17.75 및 0.0282≤Mb/Ts≤0.2958를 만족할 수 있다.
도 4 내지 도 6은 본 발명의 다른 실시 예를 도시한다. 도 4는 본 발명의 다른 실시 예를 따르는 적층 세라믹 커패시터(200)의 사시도, 도 5는 도 4의 적층 세라믹 커패시터(200)를 두께-길이 평면으로 절단하여 제1 내부 전극(221)을 도시한 단면도이고, 도 6은 도 4의 적층 세라믹 커패시터(200)를 두께-길이 평면으로 절단하여 제2 내부 전극(222)을 도시한 단면도이다.
도 4 내지 도 6을 참조하면, 본 발명의 다른 실시 예를 따르는 적층 세라믹 커패시터(200)는, 제1 리드부(221a)가 세라믹 바디(210)의 하부면 및 제1 및 제2 측면으로 노출된다.
제1 리드부(221a)는 상기 세라믹 바디(210)의 두께-길이 평면을 기준으로 할 때, 상기 세라믹 바디(210)의 길이 방향의 양 끝단에 위치한다.
제1 리드부(210a)는 상기 세라믹 바디(210)의 하부면 뿐 아니라 제1 및 제2 측면으로 노출되어 제1 외부 전극(231)과 연결된다.
이 경우, 제1 외부 전극(231)이 세라믹 바디(210)의 길이 방향의 측면으로 연장되어 배치된다.
제1 외부 전극을 연장함으로써 제1 내부 전극(221)과 제1 외부 전극(231)이 접하는 면적을 확장할 수 있어 ESR을 낮출 수 있고 전류 경로를 다각화할 수 있어 ESL을 낮출 수 있다.
또한, 인쇄회로기판(310)의 제1 및 제2 기판 전극(321, 322)과 접촉을 안정적으로 할 수 있게 된다 (참조: 도 7).
앞서 설명한 적층 세라믹 커패시터와 마찬가지로, 제1 및 제2 전극판(221b, 222b)에서부터 세라믹 바디(210)의 하부면까지의 길이를 Mb라 하고 제1 및 제2 전극판(221b, 222b)에서부터 상기 세라믹 바디(210)의 상부면까지의 길이를 Mt라고 하면 Mb〉Mt를 만족하고, 상기 세라믹 바디(210)의 두께를 Ts라고 하면 1.69≤Ts/(Mt+Mb)≤17.75인 조건을 만족함으로써 보다 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다. 또한, 본 발명의 실시 예를 따르는 적층 세라믹 커패시터(200)는, 0.0282≤Mb/Ts≤0.2958인 조건을 만족함으로써 보다 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
적층 세라믹 커패시터의 실장 기판
도 7은 본 발명의 실시 예를 따르는 적층 세라믹 커패시터의 실장 기판(300)의 사시도이다.
앞서 설명한 도 1 내지 도 3 및 도 7을 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 커패시터의 실장 기판(300)은, 유전체층(111)을 포함하는 세라믹 바디(110), 상기 유전체층(111)을 사이에 두고 배치된 제1 및 제2 내부 전극(121, 122) 및 상기 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출된 부분과 연결되도록 상기 세라믹 바디(110)의 외부에 배치된 제1 및 제2 외부 전극(131, 132)을 포함하고, 상기 제1 내부 전극(121)은 제1 전극판(121b) 및 상기 세라믹 바디(110)의 외부로 노출되는 제1 리드부(121a)를 포함하고, 상기 제2 내부 전극(122)은 제2 전극판(122b) 및 상기 세라믹 바디(110)의 외부로 노출되는 제2 리드부(122a)를 포함하고, 상기 제1 및 제2 전극판(121b, 122b)에서부터 상기 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판(121b, 122b)에서부터 상기 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt인 적층 세라믹 커패시터(100)를 포함한다. 또한, 상기 제1 및 제2 외부 전극(131, 132)과 각각 연결된 제1 및 제2 기판 전극(321, 322)을 포함하는 인쇄회로기판(310)을 포함한다.
본 발명의 실시 예를 따르는 적층 세라믹 커패시터의 실장 기판(300)에 포함되는 적층 세라믹 커패시터(100)는 앞서 설명한 적층 세라믹 커패시터(100)와 마찬가지로, 제1 및 제2 리드부(121a, 122a)가 상기 세라믹 바디(110)의 외부로 노출되는 세라믹 바디(110)의 면에서부터 그 면과 마주보는 면까지의 길이를 Ts라고 하면, 1.69≤Ts/(Mt+Mb)≤17.75 인 조건을 만족함으로써 보다 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
또한, 본 발명의 실시 예를 따르는 적층 세라믹 커패시터(100)는, 0.0282≤Mb/Ts≤0.2958인 조건을 만족함으로써 보다 큰 용량 증대 및 신뢰성 향상의 효과를 얻을 수 있다.
상기 인쇄회로기판(310)은 기판(311)의 상부면에 제1 및 제2 기판 전극(321, 322)이 배치된다. 상기 제1 및 제2 기판 전극(321, 322)은 각각 제1 및 제2 외부 전극(131, 132)과 연결된다.
제1 및 제2 기판 전극(321, 322)에 서로 다른 극성의 전류가 흐르게 되고, 다른 극성의 전류는 제1 및 제2 외부 전극(131, 132)을 통해 제1 및 제2 내부 전극(121, 122)으로 흐르게 되어 용량을 형성하게 된다.
상기 제1 및 제2 기판 전극(321, 322) 및 제1 및 제2 외부 전극(131, 132)은 솔더를 이용한 리플로우(reflow)공정을 통해 접합하거나 도전성 접착제를 사용하여 접착할 수 있다.
실시 예
하기 표 1은 1005 사이즈 적층 세라믹 커패시터의 Ts/(Mb+Mt)와 Mb/Ts에 따른 용량구현율, 절단불량율, 내습부하NG율 및 ESL을 나타낸 것이다. 여기서, 상기 용량구현율은 세라믹 바디의 폭을 내부 전극의 전체 오버랩이라고 가정할 때 전체 오버랩에 대한 마진 형성시 내부 전극의 실제 오버랩의 비율이며, 절단불량율은 적층체 절단 후 절단검사시 양품율이며, 내습부하NG율은 85℃ 85%RH에서 정격전압 인가시 불량이 발생된 개수이다.
| No | Ts/(Mt+Mb) | Mb/Ts | 용량구현율(%) | 절단상태 | 내습부하NG | ESL [pH] |
| 1 | 355.00 | 0.0014 | 99.7% | X | 4/400 | 6.0 |
| 2 | 71.00 | 0.0070 | 98.6% | △ | 2/400 | 16.3 |
| 3 | 35.50 | 0.0141 | 97.2% | ○ | 1/400 | 29.0 |
| 4 | 17.75 | 0.0282 | 94.4% | ◎ | 0/400 | 32.5 |
| 5 | 11.83 | 0.0423 | 91.5% | ◎ | 0/400 | 36.0 |
| 6 | 8.88 | 0.0563 | 88.7% | ◎ | 0/400 | 39.5 |
| 7 | 7.10 | 0.0704 | 85.9% | ◎ | 0/400 | 43.0 |
| 8 | 5.92 | 0.0845 | 83.1% | ◎ | 0/400 | 46.5 |
| 9 | 5.07 | 0.0986 | 80.3% | ◎ | 0/400 | 50.0 |
| 10 | 4.44 | 0.1127 | 77.5% | ◎ | 0/400 | 53.5 |
| 11 | 3.94 | 0.1268 | 74.6% | ◎ | 0/400 | 57.0 |
| 12 | 3.55 | 0.1408 | 71.8% | ◎ | 0/400 | 60.5 |
| 13 | 3.23 | 0.1549 | 69.0% | ◎ | 0/400 | 64.0 |
| 14 | 2.96 | 0.1690 | 66.2% | ◎ | 0/400 | 67.5 |
| 15 | 2.73 | 0.1831 | 63.4% | ◎ | 0/400 | 71.0 |
| 16 | 2.54 | 0.1972 | 60.6% | ◎ | 0/400 | 74.5 |
| 17 | 2.37 | 0.2113 | 57.7% | ◎ | 0/400 | 78.0 |
| 18 | 2.22 | 0.2254 | 54.9% | ◎ | 0/400 | 81.5 |
| 19 | 2.09 | 0.2394 | 52.1% | ◎ | 0/400 | 85.0 |
| 20 | 1.97 | 0.2535 | 49.3% | ◎ | 0/400 | 88.5 |
| 21 | 1.87 | 0.2676 | 46.5% | ◎ | 0/400 | 92.0 |
| 22 | 1.78 | 0.2817 | 43.7% | ◎ | 0/400 | 95.5 |
| 23 | 1.69 | 0.2958 | 40.8% | ◎ | 0/400 | 99.0 |
| 24 | 1.61 | 0.3099 | 38.0% | ◎ | 0/400 | 102.5 |
| 25 | 1.54 | 0.3239 | 35.2% | ◎ | 0/400 | 106.0 |
| 26 | 1.48 | 0.3380 | 32.4% | ◎ | 0/400 | 109.5 |
| 27 | 1.42 | 0.3521 | 29.6% | ◎ | 0/400 | 113.0 |
| 28 | 1.37 | 0.3662 | 26.8% | ◎ | 0/400 | 116.5 |
| 29 | 1.31 | 0.3803 | 23.9% | ◎ | 0/400 | 120.0 |
| 30 | 1.27 | 0.3944 | 21.1% | ◎ | 0/400 | 123.5 |
상기 절단상태에서 ◎는 매우 우수함, ○는 우수함, △는 보통, X는 나쁨을 나타낸다.
상기 표 1을 참조하면, Ts/(Mt+Mb)가 1.69 미만이고 Mb/Ts가 0.2958을 초과하는 시료 24-30의 경우, 용량구현율이 40% 미만이고 ESL이 100pH를 초과하는 것으로 나타났다. Ts(Mt+Mb)가 17.75를 초과하고 Mb/Ts가 0.0282 미만인 시료 1-3의 경우, 절단상태가 우수함 이하이고 내습부하NG가 나타났다.
따라서, 1.69≤Ts/(Mt+Mb)≤17.75이고, 0.0282≤Mb/Ts≤0.2958인 시료 4-23에서 용량구현율 및 ESL 특성이 우수하면서 절단상태가 매우 우수하고 내습부하NG가 없는 제품을 구현할 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200: 적층 세라믹 커패시터
110, 210: 세라믹 바디
121, 221: 제1 내부 전극
122, 222: 제2 내부 전극
121a, 221a: 제1 리드부
122a, 222a: 제2 리드부
121b, 221b: 제1 전극판
122b, 222b: 제2 전극판
131, 231: 제1 외부 전극
132, 232: 제2 외부 전극
300: 적층 세라믹 커패시터의 실장 기판
310: 인쇄회로기판
311: 기판
321: 제1 기판 전극
322: 제2 기판 전극
110, 210: 세라믹 바디
121, 221: 제1 내부 전극
122, 222: 제2 내부 전극
121a, 221a: 제1 리드부
122a, 222a: 제2 리드부
121b, 221b: 제1 전극판
122b, 222b: 제2 전극판
131, 231: 제1 외부 전극
132, 232: 제2 외부 전극
300: 적층 세라믹 커패시터의 실장 기판
310: 인쇄회로기판
311: 기판
321: 제1 기판 전극
322: 제2 기판 전극
Claims (10)
- 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 를 포함하고,
상기 제1 내부 전극은 제1 전극판 및 상기 세라믹 바디의 외부로 노출되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 전극판 및 상기 세라믹 바디의 외부로 노출되는 제2 리드부를 포함하고,
상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt이고,
상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면에서부터 그 면과 마주보는 면까지의 길이를 Ts라고 하면, 1.69≤Ts/(Mt+Mb)≤17.75 인 적층 세라믹 커패시터.
- 삭제
- 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 를 포함하고,
상기 제1 내부 전극은 제1 전극판 및 상기 세라믹 바디의 외부로 노출되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 전극판 및 상기 세라믹 바디의 외부로 노출되는 제2 리드부를 포함하고,
상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt이고,
상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면에서부터 그 면과 마주보는 면까지의 길이를 Ts라고 하면, 0.0282≤Mb/Ts≤0.2958인 적층 세라믹 커패시터.
- 제1항 또는 제3항에 있어서,
상기 제1 및 제2 리드부는 상기 세라믹 바디의 동일한 면으로 노출되며,
상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면을 기준으로 할 때, 상기 제1 및 제2 내부 전극이 수직으로 적층되는 적층 세라믹 커패시터.
- 제1항 또는 제3항에 있어서,
상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면에 상기 제1 및 제2 리드부와 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극을 더 포함하는 적층 세라믹 커패시터.
- 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 를 포함하고, 상기 제1 내부 전극은 제1 전극판 및 상기 세라믹 바디의 외부로 노출되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 전극판 및 상기 세라믹 바디의 외부로 노출되는 제2 리드부를 포함하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt이고, 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면에서부터 그 면과 마주보는 면까지의 길이를 Ts라고 하면, 1.69≤Ts/(Mt+Mb)≤17.75 인 적층 세라믹 커패시터; 및
상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 기판 전극을 포함하는 인쇄회로기판; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
- 삭제
- 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 를 포함하고, 상기 제1 내부 전극은 제1 전극판 및 상기 세라믹 바디의 외부로 노출되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 전극판 및 상기 세라믹 바디의 외부로 노출되는 제2 리드부를 포함하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면까지의 길이를 Mb라 하고, 상기 제1 및 제2 전극판에서부터 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면과 마주보는 면까지의 길이를 Mt라고 하면, Mb〉Mt이고, 상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면에서부터 그 면과 마주보는 면까지의 길이를 Ts라고 하면, 0.0282≤Mb/Ts≤0.2958인 적층 세라믹 커패시터; 및
상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 기판 전극을 포함하는 인쇄회로기판; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
- 제6항 또는 제8항에 있어서, 상기 적층 세라믹 커패시터는,
상기 제1 및 제2 리드부는 상기 세라믹 바디의 동일한 면으로 노출되며,
상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면을 기준으로 할 때, 상기 제1 및 제2 내부 전극이 수직으로 적층되는 적층 세라믹 커패시터의 실장 기판.
- 제6항 또는 제8항에 있어서, 상기 적층 세라믹 커패시터는,
상기 제1 및 제2 리드부가 노출되는 상기 세라믹 바디의 실장 면에 상기 제1 및 제2 리드부와 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극을 더 포함하는 적층 세라믹 커패시터의 실장 기판.
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