KR102086480B1 - 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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Abstract

본 발명은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성된 액티브영역; 상기 유전체층에서 상기 액티브영역의 상부에 마련된 상부 마진부; 상기 유전체층에서 상기 액티브영역의 하부에 마련되며, 상기 상부 마진부에 비해 두꺼운 두께를 갖는 하부 마진부; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 마진부의 두께를 B로, 상기 액티브영역의 전체 두께의 1/2를 C로, 상기 상부 마진부의 두께를 D로, 규정할 때, 상기 액티브영역의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A≤1.562의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT HAVING THEREON MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
그러나, 상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에서 압전 현상이 발생하여 진동이 발생할 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 하며, 이러한 어쿠스틱 노이즈를 저감할 수 있는 연구가 필요한 실정이다.
하기 특허문헌 1은 하부 커버층이 상부 커버층에 비해 두꺼운 두께를 가지는 적층 세라믹 커패시터를 기재하고 있으며, 내부 전극이 기판에 대해 수평 방향이 되도록 형성된 구조를 개시한다..
일본특허공개공보 평6-215978호
당 기술 분야에서는, 적층 세라믹 커패시터에서 압전 현상에 의한 진동으로 발생되는 소음을 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성된 액티브영역; 상기 유전체층에서 상기 액티브영역의 상부에 마련된 상부 마진부; 상기 유전체층에서 상기 액티브영역의 하부에 마련되며, 상기 상부 마진부에 비해 두꺼운 두께를 갖는 하부 마진부; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 마진부의 두께를 B로, 상기 액티브영역의 전체 두께의 1/2를 C로, 상기 상부 마진부의 두께를 D로, 규정할 때, 상기 액티브영역의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A≤1.562의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 상부 마진부의 두께(D)와 상기 하부 마진부의 두께(B) 사이의 비율, D/B는 0.048≤D/B≤0.564의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 전체 두께의 1/2(A)에 대한 상기 하부 마진부의 두께(B)의 비율, B/A는 0.649≤B/A≤1.182의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 마진부의 두께(B)에 대한 상기 액티브영역의 전체 두께의 1/2(C)의 비율, C/B는 0.322≤C/B≤0.971의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 액티브영역의 중심부에서 발생하는 변형율과 상기 하부 마진부에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 세라믹 본체의 두께의 중심부 이하에서 형성될 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성된 액티브영역; 상기 유전체층에서 상기 액티브영역의 상부에 마련된 상부 마진부; 상기 유전체층에서 상기 액티브영역의 하부에 마련되며, 상기 상부 마진부에 비해 두꺼운 두께를 갖는 하부 마진부; 및 상기 세라믹 본체의 양 단면을 덮도록 형성되며, 상기 제1 및 제2 전극 패드와 솔더링으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 마진부의 두께를 B로, 상기 액티브영역의 전체 두께의 1/2를 C로, 상기 상부 마진부의 두께를 D로, 규정할 때, 상기 액티브영역의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A≤1.562의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 전압 인가시 상기 액티브영역의 중심부에서 발생하는 변형율과 상기 하부 마진부에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 솔더링의 높이 이하에서 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터에 발생되는 진동을 감소시켜 인쇄회로기판에서 발생되는 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 도시한 단면도이다.
도 3은 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 개략적으로 도시한 단면도이다.
도 4는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 6은 도 4의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 상태에서 전압이 인가되어 적층 세라믹 커패시터가 변형되는 모습을 개략적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
적층 세라믹 커패시터
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역(115), 상부 및 하부 마진부(112, 113) 및 세라믹 본체(110)의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 폭 방향(W)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브영역(115)과, 액티브영역(115)의 상하부에 각각 형성된 상부 및 하부 마진부(112, 113)를 포함할 수 있다.
액티브영역(115)은 폭 방향(W)으로 적층되는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 서로 오버랩되는 위치에 반복적으로 배치하여 형성될 수 있다.
이때, 유전체층(111)의 폭은 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 폭은 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 폭 방향으로 적층되는 복수의 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
하부 마진부(113)는 상부 마진부(112)에 비해 두꺼운 두께를 갖도록 구성될 수 있다. 즉, 유전체층(111)에 형성된 제1 또는 제2 내부 전극(121, 122)의 크기와 위치를 조절하여 상부 및 하부 마진부(112, 113)의 두께를 조절할 수 있다.
이러한 상부 및 하부 마진부(112, 113)는 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
한편, 필요시 상부 및 하부 마진부(112, 113)의 상면 및 하면에는 단일 또는 2 개 이상의 유전체층을 두께 방향(T)으로 더 적층하여 상부 및 하부 커버층(미도시)를 더 형성할 수 있다. 상기 상부 및 하부 커버층은 상부 및 하부 마진부(112, 113)의 두께를 필요한 만큼 더 늘리는 역할을 한다. 이때, 상기 상부 및 하부 커버층에 사용되는 유전체층은 액티브층(115)에 사용되는 것과 동일한 재질의 유전체층(111)을 사용할 수 있다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 상기 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.
도 3을 참조하여 세라믹 본체(110)의 전체 두께의 1/2를 A로, 하부 마진부(113)의 두께를 B로, 액티브영역(115)의 전체 두께의 1/2를 C로, 상부 마진부(112)의 두께를 D로 규정한다.
여기서, 세라믹 본체(110)의 전체 두께는 세라믹 본체(110)의 상면(ST)에서 하면(SB)까지의 거리를 의미하고, 액티브영역(115)의 전체 두께는 제1 또는 제2 내부 전극(121, 122)의 두께를 의미한다.
또한, 하부 마진부(113)의 두께(B)는 액티브영역(115)의 두께 방향의 최하부에 위치하는 제1 또는 제2 내부 전극(121, 122)의 하측면에서 세라믹 본체(110)의 하면(SB)까지의 거리를 의미하고, 상부 마진부(112)의 두께(D)는 액티브영역(115)의 두께 방향의 최상부에 형성된 제1 또는 제2 내부 전극(121, 122)의 상측면에서 세라믹 본체(110)의 상면(ST)까지의 거리를 의미한다.
세라믹 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 액티브영역(115)의 중심부는 제1 및 제2 외부 전극(131, 132)의 길이 방향의 양 단부에서 가장 최대로 팽창이 되는 부분으로 어쿠스틱 노이즈 발생의 큰 원인이 되는 인자가 된다.
즉, 본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 전압이 인가되어 액티브영역(115)의 중심부(CLA)에서 발생하는 변형율과 하부 마진부(113)에서의 발생하는 변형율의 차이에 의해 세라믹 본체(110)의 양 단면에 형성된 변곡점(PI: point of inflection)이 세라믹 본체(110)의 두께의 중심부(CLC) 이하에서 형성될 수 있다.
이때, 어쿠스틱 노이즈를 더 감소시키기 위해, 액티브영역(115)의 중심부(CLA)가 세라믹 본체(110)의 중심부(CLC)로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A≤1.562의 범위를 만족하는 것이 바람직하다.
또한, 상부 마진부(112)의 두께(D)와 하부 마진부(113)의 두께(B) 사이의 비율, D/B는 0.048≤D/B≤0.564의 범위를 만족할 수 있다.
또한, 세라믹 본체(110)의 전체 두께의 1/2(A)에 대한 하부 마진부(113)의 두께(B)의 비율, B/A는 0.649≤B/A≤1.182의 범위를 만족할 수 있다.
또한, 하부 마진부(113)의 두께(B)에 대한 액티브영역(115)의 전체 두께의 1/2(C)의 비율, C/B는 0.322≤C/B≤0.971의 범위를 만족할 수 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
먼저 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수의 세라믹 그린 시트를 마련한다.
다음으로, 상기 복수의 세라믹 그린 시트 상에 스크린을 이용하여 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되도록 복수의 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 제1 또는 제2 내부 전극(121, 122)을 기준으로 상기 세라믹 그린 시트의 두께 방향(T)으로 마련된 하부 마진부(113)가 상부 마진부(112)에 비해 두꺼운 두께를 가지도록 형성한다.
다음으로, 상기 세라믹 그린 시트를 폭 방향(W)으로 약 370 층 정도로 적층하여 적층체를 형성하고, 이 적층체를 85 ℃에서 1000 kgf/cm2의 압력 조건으로 등압 압축 성형(isostatic pressing) 하였다.
다음으로, 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였다. 그리고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 정도 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 제1 및 제2 내부 전극(121, 122)이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 세라믹 소체(110)의 사이즈는 길이 × 폭(L × W)이 약 1.72 mm × 0.92 mm(L × W, 일명 1709 사이즈)였다. 여기서, 제작 공차는 길이 × 폭(L × W)으로 ± 0.1 mm 내의 범위로 정하였다.
다음으로, 하부 마진부(113)가 세라믹 소체(110)의 하면(SB)이 되도록 세라믹 소체(110)의 양 단면에 제1 및 제2 외부 전극(131, 132)을 형성하고 도금 공정을 거쳐 적층 세라믹 커패시터(100)로 제작하였다. 이후, 실험하여 어쿠스틱 노이즈를 측정하였다.
Figure 112013000182807-pat00001
*는 비교 예
상기 표 1의 데이터는 도 3과 같이 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 폭 방향(W)의 중심부에서 길이 방향(L) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서, A, B, C 및 D는 상기에서 설명한 바와 같이, 세라믹 본체(110)의 전체 두께의 1/2을 A로, 하부 마진부(113)의 두께를 B로, 액티브영역(115)의 전체 두께로서 제1 또는 제2 내부 전극(121, 122)의 전체 두께의 1/2을 C로, 상부 마진부(112)의 두께를 D로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 커패시터)를 하부 마진부(113)가 하면(SB)이 되도록 인쇄회로기판(210) 위에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 제1 및 제2 외부 전극(131, 132) 에 DC 전압 및 전압 변동을 인가하였다. 그리고, 인쇄회로기판(210)의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표 1에서, 샘플 1은 하부 마진부(113)의 두께(B)와 상부 마진부(112)의 두께(D)가 거의 유사한 상하 마진 대칭 구조를 갖는 비교 예이고, 샘플 2 내지 6은 상부 마진부(112)의 두께(D)가 하부 마진부(113)의 두께(B) 보다 더 두꺼운 구조를 갖는 비교 예이다.
그리고, 샘플 15 및 16은 하부 마진부(113)의 두께(B)가 상부 마진부(112)의 두께(D)보다 두꺼운 구조를 갖는 비교 예이고, 샘플 7 내지 14는 본 발명의 실시 형태에 따른 실시 예이다.
여기서, (B+C)/A 값이 거의 1인 경우는 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 크게 벗어나지 않음을 의미한다. 하부 마진부(113)의 두께(B)와 상부 마진부(112)의 두께(D)가 거의 유사한 상하 마진 대칭 구조를 갖는 샘플 1의 (B+C)/A 값은 거의 1이다.
(B+C)/A 값이 1보다 크면 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 상부 방향으로 벗어났음을 의미한다. 그리고, (B+C)/A 값이 1보다 작으면 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어났음을 의미할 수 있다.
상기 표 1을 참조하면, 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A의 범위를 만족하는 실시 예인 샘플 7 내지 14와 비교 예인 샘플 15 및 16에서 어쿠스틱 노이즈가 30 dB 미만으로 현저히 줄어드는 것을 확인할 수 있다.
또한, 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A 값이 1.047 미만인 샘플 1 내지 6은 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 거의 벗어나지 않았거나, 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어난 구조를 갖는다. 상기 샘플 1 내지 6은 어쿠스틱 노이즈가 30 dB 이상으로 본 발명에 따른 실시 예에 비해 현저히 높은 것을 알 수 있다.
또한, 액티브영역(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A 값이 1.745를 초과하는 샘플 15 및 16의 경우에는 어쿠스틱 노이즈는 감소되나 목표 용량 대비 정전 용량도 지나치게 낮아져서 용량 불량이 발생하는 문제점이 있었다.
상기 표 1에서, 용량 구현율(즉, 목표 용량 대비 정전 용량의 비율)이 "NG"로 표시된 것은 목표 용량치를 100 %라고 할 때, 목표 용량 대비 정전 용량 값이 80 % 미만인 경우를 의미한다.
또한, 상부 마진부(112)의 두께(D)와 하부 마진부(113)의 두께(B)의 비율(D/B)이 0.048≤D/B≤0.564의 범위를 만족하는 샘플 7 내지 14에서 어쿠스틱 노이즈가 현저히 줄어드는 것을 알 수 있다.
반면에, 상부 마진부(112)의 두께(D)와 하부 마진부(113)의 두께(B)의 비율(D/B)이 0.564를 초과하는 샘플 1 내지 6은 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
한편, 실시 예 중에서 세라믹 본체(110)의 전체 두께의 1/2(A)에 대한 하부 마진부(113)의 두께(B)의 비율(B/A) 및 하부 마진부(113)의 두께(B)에 대한 액티브영역(115)의 전체 두께의 1/2(C)의 비율(C/B) 각각이 0.649≤B/A≤1.182 및 0.322≤C/B≤0.971의 범위를 만족하는 실시 예인 샘플 10 내지 14는 어쿠스틱 노이즈가 25 dB 이하로 더 감소하는 것을 알 수 있다.
반면에, 세라믹 본체(110)의 전체 두께의 1/2(A)에 대한 하부 마진부(113)의 두께(B)의 비율(B/A)이 1.182를 초과하거나 하부 마진부(113)의 두께(B)에 대한 액티브영역(115)의 전체 두께의 1/2(C)의 비율(C/B)이 0.322 미만인 샘플 15 및 16의 경우에는 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생하는 문제점이 있었다.
적층 세라믹 커패시터의 실장 기판
도 4 및 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수직 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 마진부(113)가 하측으로 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더링(230)의 양을 결정하는 지표가 될 수 있다. 또한, 이러한 솔더링(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
도 6을 참조하면, 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 액티브영역(115)의 중심부는 제1 및 제2 외부 전극(131, 132)의 길이 방향의 양 단부에서 가장 최대로 팽창이 되는 부분으로 어쿠스틱 노이즈 발생의 큰 원인이 되는 인자가 된다.
적층 세라믹 커패시터(100)의 하면(SB)이 두께 방향을 따라 상측으로 최대한 팽창하게 되면 솔더링(230)의 하부는 팽창에 의해 외부로 밀려나는 힘에 의해 외부 전극으로 미는 수축되는 힘(①)이 생기게 되고, 세라믹 본체(110)의 상면(ST)과 측면들도 수축된다.
따라서, 본 실시 형태에서와 같이, 전압이 인가되어 액티브영역(115)의 중심부(CLA)에서 발생하는 변형율과 하부 마진부(113)에서의 발생하는 변형율의 차이에 의해 세라믹 본체(110)의 양 단면에 형성된 변곡점이 솔더링(230)의 높이 이하에서 형성되면 어쿠스틱 노이즈를 더 감소시킬 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 마진부
113 ; 하부 마진부 115 ; 액티브영역
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드 230 ; 솔더링

Claims (10)

  1. 인쇄회로기판에 실장되는 적층 세라믹 커패시터에 있어서,
    복수의 유전체층이 폭 방향으로 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성된 액티브영역;
    상기 유전체층에서 상기 액티브영역의 상부에 마련된 상부 마진부;
    상기 유전체층에서 상기 액티브영역의 하부에 마련되며, 상기 상부 마진부에 비해 두꺼운 두께를 갖는 하부 마진부; 및
    상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하며,
    상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 마진부의 두께를 B로, 상기 액티브영역의 전체 두께의 1/2를 C로, 상기 상부 마진부의 두께를 D로, 규정할 때,
    상기 액티브영역의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A≤1.562의 범위를 만족하고,
    상기 하부 마진부는 상기 인쇄회로기판에 대향하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 상부 마진부의 두께(D)와 상기 하부 마진부의 두께(B) 사이의 비율, D/B는 0.048≤D/B≤0.564의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 본체의 전체 두께의 1/2(A)에 대한 상기 하부 마진부의 두께(B)의 비율, B/A는 0.649≤B/A≤1.182의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 하부 마진부의 두께(B)에 대한 상기 액티브영역의 전체 두께의 1/2(C)의 비율, C/B는 0.322≤C/B≤0.971의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    전압 인가시 상기 액티브영역의 중심부에서 발생하는 변형율과 상기 하부 마진부에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 세라믹 본체의 두께의 중심부 이하에서 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성된 액티브영역; 상기 유전체층에서 상기 액티브영역의 상부에 마련된 상부 마진부; 상기 유전체층에서 상기 액티브영역의 하부에 마련되며, 상기 상부 마진부에 비해 두꺼운 두께를 갖는 하부 마진부; 및 상기 세라믹 본체의 양 단면을 덮도록 형성되며, 상기 제1 및 제2 전극 패드와 솔더링으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 마진부의 두께를 B로, 상기 액티브영역의 전체 두께의 1/2를 C로, 상기 상부 마진부의 두께를 D로, 규정할 때, 상기 액티브영역의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.047≤(B+C)/A≤1.562의 범위를 만족하고,
    상기 하부 마진부는 상기 인쇄회로기판에 대향하는 적층 세라믹 커패시터의 실장 기판.
  7. 제6항에 있어서,
    상기 상부 마진부의 두께(D)와 상기 하부 마진부의 두께(B) 사이의 비율, D/B는 0.048≤D/B≤0.564의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  8. 제6항에 있어서,
    상기 세라믹 본체의 전체 두께의 1/2(A)에 대한 상기 하부 마진부의 두께(B)의 비율, B/A는 0.649≤B/A≤1.182의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  9. 제6항에 있어서,
    상기 하부 마진부의 두께(B)에 대한 상기 액티브영역의 전체 두께의 1/2(C)의 비율, C/B는 0.322≤C/B≤0.971의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  10. 제6항에 있어서,
    전압 인가시 상기 액티브영역의 중심부에서 발생하는 변형율과 상기 하부 마진부에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 솔더링의 높이 이하에서 형성되는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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