JP5718389B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents
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Description
本発明は、積層セラミックキャパシタ及びその実装基板に関する。
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ；Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの各種電子製品の印刷回路基板に装着されて電気を充電又は放電させる機能を果すチップ形態のコンデンサである。
このような積層セラミックキャパシタ（ＭＬＣＣ；Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でかつ高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いることができる。
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。
このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加される際に上記内部電極の間で圧電現象が発生し、振動が生じ得る。
このような振動は、積層セラミックキャパシタの半田を介して上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板の全体が音響放射面となり、雑音となる振動音を発生させる。
上記振動音は人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当することができ、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。
上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形態の製品が研究されている。
また、このような下部カバー層が増加した積層セラミックキャパシタは、印刷回路基板に実装する際にアコースティックノイズを有効に減少させるために、厚い下部カバー層が下部に位置して水平実装タイプに実装されることができる。
一方、上記下部カバー層が増加した積層セラミックキャパシタを印刷回路基板に実装する際にアコースティックノイズを減少させるための研究がさらに求められている。
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板に関する。
本発明の一側面は、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面を介して交互に露出するように形成され、上記セラミック本体の上面及び下面に垂直に配置された複数の第１及び第２内部電極を含む容量が形成されるアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に形成され、上記上部カバー層より大きい厚さを有する下部カバー層と、上記セラミック本体の両端面を覆うように形成される第１及び第２外部電極と、を含み、上記アクティブ層は、上記セラミック本体の長さ‐幅（Ｌ‐Ｗ）方向の断面において、上記セラミック本体の長さ方向の中心部Ｒを基準として一側端面に形成され、容量を形成するために異なる極性の内部電極が積層方向に対向する第１領域I及び容量を形成しないように同一極性の内部電極が積層方向に対向する第２領域IIが積層方向に配置される第１ブロックと、上記セラミック本体の長さ方向の中心部Ｒを基準として他側端面に形成され、上記第１領域Iと上記セラミック本体の長さ方向に対向し、容量を形成しないように同一極性の内部電極が積層方向に対向する第３領域III及び上記第２領域IIと上記セラミック本体の長さ方向に対向し、容量を形成するために異なる極性の内部電極が積層方向に対向する第４領域IVが積層方向に配置される第２ブロックと、を含む積層セラミックキャパシタを提供する。
本発明の一実施例において、上記セラミック本体の長さ方向の中心部Ｒは、容量を形成するために異なる極性の内部電極が積層方向に対向することができる。
本発明の一実施例において、上記第１ブロックと第２ブロックは、複数個が交互に積層されることができる。
本発明の一実施例において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
本発明の一実施例において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したときに、上記セラミック本体の厚さの１／２Ａに対する上記下部カバー層の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣと規定したときに、上記下部カバー層の厚さＢに対する上記アクティブ層の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
本発明の一実施例において、電圧印加時に上記アクティブ層の厚さ方向中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成される変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。
本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられる積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面を介して交互に露出するように形成され、上記セラミック本体の上面及び下面に垂直に配置される複数の第１及び第２内部電極を含む容量が形成されるアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に、上記上部カバー層より厚く形成される下部カバー層と、上記セラミック本体の両端面に形成され、上記第１及び第２電極パッドと半田付けによって連結される第１及び第２外部電極と、を含み、上記アクティブ層は、上記セラミック本体の長さ‐幅（Ｌ‐Ｗ）方向の断面において、上記セラミック本体の長さ方向の中心部Ｒを基準として一側端面に形成され、容量を形成するために異なる極性の内部電極が積層方向に対向する第１領域I及び容量を形成しないように同一極性の内部電極が積層方向に対向する第２領域IIが積層方向に配置される第１ブロックと、上記セラミック本体の長さ方向の中心部Ｒを基準として他側端面に形成され、上記第１領域Iと上記セラミック本体の長さ方向に対向し、容量を形成しないように同一極性の内部電極が積層方向に対向する第３領域III及び上記第２領域IIと上記セラミック本体の長さ方向に対向し、容量を形成するために異なる極性の内部電極が積層方向に対向する第４領域IVが積層方向に配置される第２ブロックと、を含む積層セラミックキャパシタの実装基板を提供する。
本発明の一実施例において、上記セラミック本体の長さ方向の中心部Ｒは、容量を形成するために異なる極性の内部電極が積層方向に対向することができる。
本発明の一実施例において、上記第１ブロックと第２ブロックは、複数個が交互に積層されることができる。
本発明の一実施例において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
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本発明の一実施例において、電圧印加時に上記アクティブ層の厚さ方向中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成される変曲点が上記半田付けの高さ以下に形成されることができる。
本発明の一実施形態によると、積層セラミックキャパシタで発生する振動を減少させることで、積層セラミックキャパシタを印刷回路基板に実装する際にアコースティックノイズを減少させる効果がある。
また、本発明の一実施形態によると、積層セラミックキャパシタにおいて内部電極を印刷回路基板に対して垂直方向に形成し、特にセラミック本体の長さ‐幅方向において容量形成部と非容量形成部が互いに対向するように内部電極を積層配置することで、より優れたアコースティックノイズの減少効果を有する。
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。
また、本発明の実施形態は当技術分野において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがある。
また、各実施例の図面に示された同一の思想の範囲内の機能が同一の構成要素は同一の参照符号を用いて説明する。
本発明の実施例を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向及び厚さ方向を示す。ここで、幅方向は積層方向と同一の概念で用いることができる。
また、本実施形態では、説明の便宜上、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右両端面に設定し、これと垂直に交差する面を左右側面に設定して説明する。
また、セラミック本体の上部カバー層が形成された上面をＳＴと示し、下部カバー層が形成された下面をＳＢと示す。
以下、添付の図面を参照して本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。
図２は図１の積層セラミックキャパシタを長さ‐厚さ方向に切断して図示した断面図である。
図３は図１の積層セラミックキャパシタを長さ‐幅方向に切断して図示した断面図である。
図４は積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。
図１から図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有するアクティブ層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成された第１及び第２外部電極１３１、１３２と、を含むことができる。
上記セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成し、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に図示されたものに限定されない。
また、上記セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１の間の境界は走査型電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが困難であるほど一体化されることができる。
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層１１５と、上下マージン部としてアクティブ層１１５の上下部にそれぞれ形成される上部及び下部カバー層１１２、１１３と、で構成されることができる。
上記アクティブ層１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層して形成することができ、上記複数の第１及び第２内部電極１２１、１２２は、上記セラミック本体１１０の上面及び下面に垂直に配置されることができる。
この際、誘電体層１１１の厚さは積層セラミックキャパシタ１００の容量設計に合わせて任意に変更することができ、好ましくは、１層の厚さが焼成後に０．１〜１０．０μｍになるように構成することができるが、本発明はこれに限定されるものではない。
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えばチタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができ、本発明はこれに限定されるものではない。
上記上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。
上記上部及び下部カバー層１１２、１１３は、単一誘電体層又は二つ以上の誘電体層をアクティブ層１１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的に、物理的又は化学的なストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する機能を果すことができる。
また、上記下部カバー層１１３は、上記上部カバー層１１２より誘電体層の積層数を増やすことにより、上記上部カバー層より厚いことができる。
一方、上記第１及び第２内部電極１２１、１２２は互いに異なる極性の一対の電極であり、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成することができる。
また、上記第１及び第２内部電極１２１、１２２は、誘電体層１１１の積層方向に沿って両端面を介して交互に露出するように形成することができ、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面を介して交互に露出する部分を介して、第１及び第２外部電極１３１、１３２にそれぞれ電気的に連結されることができる。
従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、この際、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が互いに重なる領域の面積に比例する。
また、上記複数の第１及び第２内部電極１２１、１２２は、上記セラミック本体１１０の上面及び下面に垂直に配置されることができる。
これにより、後述するように、上記積層セラミックキャパシタを印刷回路基板に実装する際にアコースティックノイズを減少させる効果を有する。
このような第１及び第２内部電極１２１、１２２の厚さは用途に応じて決定することができる。例えば、セラミック本体１１０の大きさを考慮して、０．２〜１．０μｍの範囲内であるように決定することができ、本発明はこれに限定されるものではない。
また、上記第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができ、本発明はこれに限定されるものではない。
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などが挙げられ、本発明はこれに限定されるものではない。
一方、上記第１及び第２外部電極１３１、１３２は導電性金属を含む導電性ペーストによって形成されることができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であることができ、本発明はこれに限定されるものではない。
図３を参照すると、上記アクティブ層１１５は、上記セラミック本体１１０の長さ‐幅（Ｌ‐Ｗ）方向の断面において、上記セラミック本体１１０の長さ方向の中心部Ｒを基準として一側端面に形成され、容量を形成するために異なる極性の内部電極が積層方向に対向する第１領域I及び容量を形成しないように同一極性の内部電極が積層方向に対向する第２領域IIが積層方向に配置される第１ブロックと、上記セラミック本体１１０の長さ方向の中心部Ｒを基準として他側端面に形成され、上記第１領域Iと上記セラミック本体１１０の長さ方向に対向し、容量を形成しないように同一極性の内部電極が積層方向に対向する第３領域III及び上記第２領域IIと上記セラミック本体１１０の長さ方向に対向し、容量を形成するために異なる極性の内部電極が積層方向に対向する第４領域IVが積層方向に配置される第２ブロックと、を含むことができる。
本発明の一実施形態によると、上記セラミック本体１１０の長さ方向の中心部Ｒは、容量を形成するために異なる極性の内部電極が積層方向に対向することができるが、これに制限されるものではない。
また、上記第１ブロックと第２ブロックは、複数個が交互に積層されることができるが、これに制限されるものではない。
上記第１ブロックは上記セラミック本体１１０の長さ‐幅（Ｌ‐Ｗ）方向の断面において、上記セラミック本体１１０の長さ方向の中心部Ｒを基準として一側端面に形成され、容量を形成するために異なる極性の内部電極が積層方向に対向する第１領域I及び容量を形成しないように同一極性の内部電極が積層方向に対向する第２領域IIが積層方向に配置されることができる。
上記異なる極性の内部電極が積層方向に対向する第１領域Iは、容量を形成するために第１及び第２内部電極１２１、１２２が交互に積層されるものを意味することができる。
上記同一極性の内部電極が積層方向に対向する第２領域IIは、容量を形成しないように第１内部電極１２１又は第２内部電極１２２の何れか一つが対向して積層されるものを意味することができる。
上記のように第１領域Iと第２領域IIが積層方向に配置され、上記セラミック本体１１０の長さ方向の中心部Ｒを基準として他側端面に形成され、上記第１領域Iと上記セラミック本体１１０の長さ方向に対向し、容量を形成しないように同一極性の内部電極が積層方向に対向する第３領域III及び上記第２領域IIと上記セラミック本体１１０の長さ方向に対向し、容量を形成するために異なる極性の内部電極が積層方向に対向する第４領域IVが積層方向に配置されることにより、印刷回路基板に積層セラミックキャパシタを実装する際に優れたアコースティックノイズの減少効果を有することができる。
即ち、容量を形成するために異なる極性の内部電極が積層方向に対向する上記セラミック本体１１０の長さ方向の中心部Ｒを基準として上記のように第１ブロックと第２ブロックがセラミック本体１１０の両端面に配置されることで重なり領域を分散させることができ、これにより積層セラミックキャパシタを印刷回路基板に実装する際にアコースティックノイズの減少効果を有する。
上記のように内部電極の重なり領域を分散させることで、積層セラミックキャパシタを印刷回路基板に実装する際にアコースティックノイズを減少させる効果について、図３を参照してより詳細に説明する。
積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、内部電極が重なった領域と重なっていない領域における内部電極の収縮及び膨張が異なる様相を示す。
即ち、内部電極が重なった領域では、内部電極がセラミック本体１１０の幅方向に膨張し、内部電極が重なっていない領域では、内部電極が収縮する。
従って、本発明の一実施形態によると、内部電極が重なった領域である第１領域Iと第４領域IVでは膨張が起こり、内部電極が重なっていない領域である第２領域IIと第３領域IIIでは収縮が起こる。
この場合、膨張が起こる上記第１領域Iと第４領域IVにおいて上記セラミック本体１１０の長さ方向に対応する第１及び第２外部電極１３１、１３２領域ではセラミック本体の内部方向に収縮が起こる。
また、収縮が起こる上記第２領域IIと第３領域IIIにおいて上記セラミック本体１１０の長さ方向に対応する第１及び第２外部電極１３１、１３２領域ではセラミック本体の外側に膨張が起こる。
図３を参照すると、上記第１及び第２外部電極１３１、１３２の収縮及び膨張は、上記セラミック本体１１０の幅方向の各領域別に交互に起こる
上記のような第１及び第２外部電極１３１、１３２の領域別の収縮及び膨張作用により、印刷回路基板に積層セラミックキャパシタを実装する際に発生し得るアコースティックノイズの影響を最小化することができる効果がある。
一方、図３を参照すると、上記セラミック本体１１０の長さ方向において、第１及び第２外部電極１３１、１３２が対応する領域は、第１外部電極１３１が膨張すると、第２外部電極１３２は収縮し、第１外部電極１３１が収縮すると、第２外部電極１３２は膨張する。
上記のような結果により、印刷回路基板に積層セラミックキャパシタを実装する際に、上記セラミック本体１１０の長さ方向における第１及び第２外部電極１３１、１３２の対応する領域で膨張及び収縮が相補的に起こることで、アコースティックノイズを発生させ得る第１及び第２外部電極の膨張及び収縮が互いに相殺され、アコースティックノイズを低減する効果がある。
以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティクスノイズとの関係について説明する。
図４を参照すると、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。
ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面ＳＴから下面ＳＢまでの距離を意味し、アクティブ層１１５の全体厚さは、アクティブ層１１５の最上部に形成された第１内部電極１２１の上面からアクティブ層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。
また、下部カバー層１１３の厚さＢは、アクティブ層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面ＳＢまでの距離を意味し、上部カバー層１１２の厚さＤは、アクティブ層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面ＳＴまでの距離を意味する。
積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮し、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。
ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮する部分であり、アコースティックノイズが発生する原因となる。
即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されてアクティブ層１１５の中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率との差によりセラミック本体１１０の両端面に形成された変曲点（ＰＩ；ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬＣ以下に形成されることができる。
この際、アコースティックノイズをさらに減少させるために、アクティブ層１１５の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れる比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
また、セラミック本体１１０の厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
また、下部カバー層１１３の厚さＢに対するアクティブ層１１５の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
[実験例]
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んでなるスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布してから乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。
次に、上記セラミックグリーンシート上に、スクリーン法を利用してニッケル内部電極用導電性ペーストを塗布して内部電極を形成する。
上記セラミックグリーンシートを約３７０層に積層するが、内部電極が形成されていないセラミックグリーンシートを内部電極が形成されたセラミックグリーンシートの下部に、上部より多く積層した。この積層体を８５℃で１０００ｋｇｆ／ｃｍ２（９８００Ｎ／ｃｍ２）の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。
圧着が完了したセラミック積層体を個別チップの形態に切断し、切断したチップは大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。
次に、１２００℃で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍ（１．０１３×１０−１２〜１０−１１ＭＰａ）の酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差は長さ×幅（Ｌ×Ｗ）で±０．１ｍｍ内の範囲となるように定め、これを満たすと、実験を行ってアコースティックノイズを測定した。
次に、外部電極の形成、メッキなどの工程を経て積層セラミックキャパシタに製作した。
上記表１のデータは、図４のように、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準として、それぞれの寸法を測定したものである。
ここで、Ａ、Ｂ、Ｃ及びＤは、上述したように、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定したものである。
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり一つのサンプル（積層チップキャパシタ）を印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。
そして、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の真上に設けられたマイクを用いてアコースティックノイズを測定した。
上記表１において、サンプル１〜３は、下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造を有する比較例であり、サンプル４〜１３は、上部カバー層１１２の厚さＤが下部カバー層の厚さＢより厚い構造を有する比較例である。
また、サンプル１４、１５及びサンプル３５〜３７は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造を有する比較例であり、サンプル１６〜３４は、本発明の実施形態による実施例である。
ここで、（Ｂ＋Ｃ）／Ａの値がほぼ１である場合にはアクティブ層１１５の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造を有するサンプル１〜３の（Ｂ＋Ｃ）／Ａの値はほぼ１である。
（Ｂ＋Ｃ）／Ａの値が１より大きい場合にはアクティブ層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａの値が１より小さい場合にはアクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味する。
上記表１を参照すると、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６〜３４において、アコースティックノイズが２０ｄＢ未満に著しく減少することを確認することができる。
また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる比率、（Ｂ＋Ｃ）／Ａが１．０６３未満であるサンプル１〜１５は、アクティブ層１１５の中心部がセラミック本体１１０の中心部から殆ど外れていないか、アクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。
上記（Ｂ＋Ｃ）／Ａが１．０６３未満であるサンプル１〜１５は、アコースティックノイズが２３．１〜３２．５ｄＢであり、本発明による実施例よりアコースティックノイズの減少効果がないことが分かる。
また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．７４５を超えるサンプル３５〜３７の場合には目標容量に対する静電容量が低くて容量不良が発生した。
上記表１において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と表示されたものは、目標容量値を１００％としたときに、目標容量に対する静電容量値が８０％未満である場合を意味する。
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率、（Ｄ／Ｂ）が０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例において、アコースティックノイズが著しく減少することが分かる。
その反面、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢの比率、（Ｄ／Ｂ）が０．４２２を超える比較例では、アコースティックノイズの減少効果がないことが分かる。
上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率、（Ｄ／Ｂ）が０．０２１未満である場合には、上部カバー層１１２の厚さＤに比べて下部カバー層１１３の厚さＢが大きすぎてクラック又はデラミネーションが発生する可能性があり、目標容量に対する静電容量が低くて容量不良が発生する可能性もある。
実施例のうち、セラミック本体１１０の厚さ１／２Ａに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）及び下部カバー層１１３の厚さＢに対するアクティブ層１１５の厚さ１／２Ｃの比率（Ｃ／Ｂ）それぞれが０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例であるサンプル１９〜３４において、アコースティックノイズが１８ｄＢ未満にさらに減少することが分かる。
その反面、セラミック本体１１０の厚さ１／２Ａに対する下部カバー層１１３の厚さＢの比率、（Ｂ／Ａ）が１．５２２を超えるか、下部カバー層１１３の厚さＢに対するアクティブ層１１５の厚さ１／２Ｃの比率、（Ｃ／Ｂ）が０．１４６未満であるサンプル３５〜３７においては、目標容量に対する静電容量が低くて容量不良が発生する問題点があった。
[積層セラミックキャパシタの実装基板]
図５及び図６を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が垂直に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２電極パッド２２１、２２２と、を含む。
図５及び図６を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が垂直に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２電極パッド２２１、２２２と、を含む。
この際、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触して位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で電圧を印加するとアコースティックノイズが生じ得る。
この際、第１及び第２電極パッド２２１、２２２の大きさは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結する半田付け２３０の量を決定する指標となることができ、このような半田付け２３０の量によってアコースティックノイズの大きさが調節されることができる。
図７を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張及び収縮し、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。
ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮する部分であり、アコースティックノイズが発生する原因となる。
積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張すると、半田付け２３０の上部には膨脹によって外部に押し出される力が生じ、半田付け２３０の下部には外部電極の方に押す収縮される力が生じる。
従って、本実施形態のように、電圧が印加されてアクティブ層１１５の厚さ方向中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点が半田付け２３０の高さ以下に形成されると、アコースティックノイズをさらに減少させることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲に記載の本発明の技術的事項から外れない範囲内で様々な修正及び変形が可能であるということは当技術分野において通常の知識を有した者にとって自明であろう。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ アクティブ層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ アクティブ層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
Claims (4)
- 複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を挟んで前記セラミック本体の両端面を介して交互に露出するように形成され、前記セラミック本体の上面及び下面に垂直に配置された複数の第１及び第２内部電極を含む容量が形成されるアクティブ層と、
前記アクティブ層の上部に形成される上部カバー層と、
前記アクティブ層の下部に形成され、前記上部カバー層より大きい厚さを有する下部カバー層と、
前記セラミック本体の両端面を覆うように形成される第１及び第２外部電極と、を含み、
前記アクティブ層は、前記セラミック本体の長さ‐幅（Ｌ‐Ｗ）方向の断面において、前記セラミック本体の長さ方向の中心部Ｒを基準として一側端面に形成され、容量を形成するために異なる極性の複数の第１及び第２内部電極が積層方向に対向する第１領域I及び容量を形成しないように同一極性の複数の第１内部電極が積層方向に対向する第２領域IIが積層方向に配置される第１ブロックと、前記セラミック本体の長さ方向の中心部Ｒを基準として他側端面に形成され、前記第１領域Iと前記セラミック本体の長さ方向に対向し、容量を形成しないように同一極性の複数の第２内部電極が積層方向に対向する第３領域III及び前記第２領域IIと前記セラミック本体の長さ方向に対向し、容量を形成するために異なる極性の複数の第１及び第２内部電極が積層方向に対向する第４領域IVが積層方向に配置される第２ブロックと、を含み、前記セラミック本体の長さ方向の中心部Ｒは、容量を形成するために異なる極性の内部電極が積層方向に対向することを特徴とする、積層セラミックキャパシタ。 - 前記第１ブロックと第２ブロックは、複数個が交互に積層されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
- 上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられる積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面を介して交互に露出するように形成され、前記セラミック本体の上面及び下面に垂直に配置される複数の第１及び第２内部電極を含む容量が形成されるアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に、前記上部カバー層より厚く形成される下部カバー層と、前記セラミック本体の両端面に形成され、前記第１及び第２電極パッドと半田付けによって連結される第１及び第２外部電極と、を含み、
前記アクティブ層は、前記セラミック本体の長さ‐幅（Ｌ‐Ｗ）方向の断面において、前記セラミック本体の長さ方向の中心部Ｒを基準として一側端面に形成され、容量を形成するために異なる極性の複数の第１及び第２内部電極が積層方向に対向する第１領域I及び容量を形成しないように同一極性の複数の第１内部電極が積層方向に対向する第２領域IIが積層方向に配置される第１ブロックと、前記セラミック本体の長さ方向の中心部Ｒを基準として他側端面に形成され、前記第１領域Iと前記セラミック本体の長さ方向に対向し、容量を形成しないように同一極性の複数の第２内部電極が積層方向に対向する第３領域III及び前記第２領域IIと前記セラミック本体の長さ方向に対向し、容量を形成するために異なる極性の複数の第１及び第２内部電極が積層方向に対向する第４領域IVが積層方向に配置される第２ブロックと、を含み、前記セラミック本体の長さ方向の中心部Ｒは、容量を形成するために異なる極性の内部電極が積層方向に対向することを特徴とする、積層セラミックキャパシタの実装基板。 - 前記第１ブロックと第２ブロックは、複数個が交互に積層されることを特徴とする、請求項３に記載の積層セラミックキャパシタの実装基板。
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