KR20220090988A - 적층 세라믹 전자부품 및 이의 실장 기판 - Google Patents
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Abstract
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 세라믹 바디는 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하고, 제2 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제3 면 상에 배치되는 제1 마진부, 상기 용량부의 제4 면 상에 배치되는 제2 마진부, 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면 상에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하고, 상기 세라믹 바디의 제1 방향의 평균 길이는 상기 세라믹 바디의 제2 방향의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하며, 상기 세라믹 바디의 제2 방향의 평균 폭(a) 및 상기 세라믹 바디의 제3 방향의 평균 높이(b)는 b>a의 관계를 만족할 수 있다.
Description
본 발명은 적층 세라믹 전자부품 및 이의 실장 기판에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 전자부품도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
종래에는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하였다. 하지만 이경우, 수십 내지 수백층의 유전체층을 적층하게 되면 유전체층이 단차를 메우기 위하여 연신하게 되며, 내부 전극도 함께 휘게 된다. 내부 전극이 휘게 되면 해당 부분에서 내전압 특성(BDV; Breakdown Voltage)이 감소하는 문제가 발생하게 된다.
이를 해결하기 위해, 시트 형태의 마진부를 별도로 준비하여 부착하는 방법이 최근 사용되고 있다. 하지만 별도로 제작한 시트를 부착하여 마진부를 형성할 경우, 마진부와 세라믹 바디 사이에서 딜라미네이션이 발생하는 문제점이 있다.
특히, 고용량을 구현하기 위해서는 내부 전극의 중첩 면적을 늘리거나, 내부 전극의 적층 수를 늘려야 한다. 하지만 내부 전극의 중첩 면적을 늘리는 경우 전자부품이 기판 상에 차지하는 면적이 증가하여 공간 활용도 및 실장 자유도가 저하되는 문제점이 있다. 또한, 내부 전극의 적층 수를 늘리게되면, 시트 형태의 마진부가 부착되어야 하는 면적이 넓어지게 되며, 이로 인해 딜라미네이션이 발생할 수 있는 접합면이 넓어지게 되고, 마진부의 들뜸, 벌어짐이 발생하여 신뢰성이 저하되거나 쇼트 불량 등이 발생하는 문제점이 있다.
본 발명의 여러 목적 중 하나는 쇼트(short) 뷸량을 저감시킬 수 있는 적층 세라믹 전자부품 및 이의 실장 기판을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 내습 신뢰성을 향상시킬 수 있는 적층 세라믹 전자부품 및 이의 실장 기판을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 기판 실장 밀도를 높일 수 있는 적층 세라믹 전자부품 및 이의 실장 기판을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 실장 자유도를 높일 수 있는 적층 세라믹 전자부품 및 이의 실장 기판을 제공하는 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 세라믹 바디는 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하고, 제2 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제3 면 상에 배치되는 제1 마진부, 상기 용량부의 제4 면 상에 배치되는 제2 마진부, 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면 상에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하고, 상기 세라믹 바디의 제1 방향의 평균 길이는 상기 세라믹 바디의 제2 방향의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하며, 상기 세라믹 바디의 제2 방향의 평균 폭(a) 및 상기 세라믹 바디의 제3 방향의 평균 높이(b)는 b>a의 관계를 만족할 수 있다.
본 발명의 다른 실시형태에서 따른 적층 세라믹 전자부품의 실장기판은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 세라믹 바디는 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하고, 제2 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제3 면 상에 배치되는 제1 마진부, 상기 용량부의 제4 면 상에 배치되는 제2 마진부, 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면 상에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하는 적층 세라믹 전자부품, 제3 방향의 일면에 제1 전극 패드, 제2 전극 패드가 배치되는 기판 및 솔더를 포함하고, 상기 세라믹 바디의 제1 방향의 평균 길이는 상기 세라믹 바디의 제2 방향의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하며, 상기 세라믹 바디의 제2 방향의 평균 폭(a) 및 상기 세라믹 바디의 제3 방향의 평균 높이(b)는 b>a의 관계를 만족할 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품 및 그 실장 기판의 쇼트(short) 뷸량을 저감시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품 및 그 실장 기판의 내습 신뢰성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품 및 그 실장 기판의 기판 실장 밀도를 높일 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품 및 그 실장 기판의 실장 자유도를 높일 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디에서 제1 커버부 및 제2 커버부를 제거한 구조를 나타내는 사시도이다.
도 4는 도 2의 용량부를 개락적으로 나타내는 사시도이다.
도 5는 도 1의 I-I'에 따른 단면도이다.
도 6은 도 1의 II-II'에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 실장 기판을 개략적으로 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 과정 중 일부를 모식적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디에서 제1 커버부 및 제2 커버부를 제거한 구조를 나타내는 사시도이다.
도 4는 도 2의 용량부를 개락적으로 나타내는 사시도이다.
도 5는 도 1의 I-I'에 따른 단면도이다.
도 6은 도 1의 II-II'에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 실장 기판을 개략적으로 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 과정 중 일부를 모식적으로 나타내는 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서 어떤 부재가 어떤 구성요소 "상에" 배치되었다는 것은, 상기 부재가 상기 구성 요소와 직접 접하여 배치되는 경우 뿐만 아니라, 상기 구성 요소와 상기 부재 사이에 다른 구성 요소가 배치된 경우도 포함할 수 있다.
본 명세서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
본 발명은 적층 세라믹 전자부품에 관한 것이다. 도 1 내지 도 6은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 도면이다. 도 1 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함하며, 상기 세라믹 바디(110)는 제1 방향(X 방향)으로 서로 대향하는 제1 면(S1) 및 제2 면(S2), 제2 방향(Y 방향)으로 서로 대향하는 제3 면(S3) 및 제4 면(S4) 및 제3 방향(Z 방향)으로 서로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하고, 제2 방향(Y 방향)으로 적층된 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량부(130), 상기 용량부(130)의 제3 면(S3) 상에 배치되는 제1 마진부(112), 상기 용량부(130)의 제4 면(S4) 상에 배치되는 제2 마진부(113), 상기 용량부(130), 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 양면 상에 각각 배치되는 제1 커버부(141) 및 제2 커버부(142)를 포함할 수 있다.
이 때, 상기 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a) 및 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 평균 높이(b)는 b>a의 관계를 만족할 수 있으며, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 평균 길이는 상기 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족할 수 있다. 종래의 경우 적층 세라믹 전자부품의 용량을 증가시키기 위해 내부 전극의 적층 수를 늘리는 경우가 많다. 이 경우 유전체층을 내부 전극 보다 넓게 형성하여 마진부를 형성하게 되면, 적층 수가 늘어날수록 내부 전극의 단차로 인한 결함이 커지는 문제점이 있다.
반면 내부 전극이 측면으로 노출되도록 용량부를 형성하고 상기 내부 전극이 노출되는 면 상에 세라믹 시트를 부착하여 마진부를 형성하게 되면, 세라믹/세라믹이 접하는 면적에 비해 마진부를 형성하는 세라믹 시트가 내부 전극과 접하는 면적의 비율이 증가하게 되며, 이로 인해 세라믹과 금속의 소결 시 수축 거동의 차이로 인한 결함이 발생할 가능성이 높아지게 된다. 본 발명에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110)의 제2 방향(Y 방향)의 폭(a) 보다 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 높이(b)가 큰 구조를 가지면서, 동시에 제1 내부 전극(121) 및 제2 내부 전극(122)이 제2 방향(Y 방향)으로 적층되는 구조를 가짐으로써, 제1 내부 전극(121)과 제2 내부 전극(122)의 중첩 면적을 증가시켜 용량을 증대시킬 수 있다. 또한 이와 동시에 마진부를 형성하기 위해 외부에 부착되는 세라믹 시트가 금속 전극과 접하는 면적의 비율을 줄여 마진부의 딜라미네이션을 효과적으로 억제할 수 있다.
본 명세서에서 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a)과 같이, 어떤 부재의 「폭」은 상기 부재에 대해 제2 방향(Y 방향)으로 측정한 값일 수 있으며, 제2 방향(Y 방향)의 일면으로부터 제2 방향(Y 방향)의 타면으로의 최단 수직 거리를 의미할 수 있다. 또한, 어떤 부재의 「평균 폭」은 상기 부재의 10곳에서 측정한 폭의 산술 평균을 의미할 수 있다. 구체적으로, 상기 평균 폭은 X축에 대하여 수직이며, 상기 부재의 중심을 지나는 절단면에 대해서 Z축 방향으로 등간격의 10곳에서 측정한 값의 산술 평균일 수 있다. 보다 구체적으로는, 오차를 줄이기 위해 제3 방향의 양면에 해당하는 곳을 제외하고 10곳을 측정하여 평균을 낼 수 있으며, 이 경우 상기 절단면을 Z축 방향으로 12등분한 후 내측의 10곳의 측정값을 평균내어 평균 폭을 구할 수 있다. 또한, 본 명세서에서 세라믹 바디(110)의 제3 방향(Z 방향)의 평균 높이(b)과 같이, 어떤 부재의 「높이」는 상기 부재에 대해 제3 방향(Z 방향)으로 측정한 값일 수 있으며, 제3 방향(Z 방향)의 일면으로부터 제3 방향(Z 방향)의 타면으로의 최단 수직 거리를 의미할 수 있다. 또한, 어떤 부재의 「평균 높이」는 상기 부재의 10곳에서 측정한 높이의 산술 평균을 의미할 수 있다. 구체적으로, 상기 평균 높이는 X축에 대하여 수직이며, 상기 부재의 중심을 지나는 절단면에 대해서 Z축 방향으로 등간격의 10곳에서 측정한 값의 산술 평균일 수 있다. 보다 구체적으로는, 오차를 줄이기 위해 제3 방향의 양면에 해당하는 곳을 제외하고 10곳을 측정하여 평균을 낼 수 있으며, 이 경우 상기 절단면을 Z축 방향으로 12등분한 후 내측의 10곳의 측정값을 평균내어 평균 높이를 구할 수 있다. 그리고 본 명세서에서 세라믹 바디(110)의 제1 방향(X 방향)의 평균 길이와 같이, 어떤 부재의 「길이」은 상기 부재에 대해 제1 방향(X 방향)으로 측정한 값일 수 있으며, 제1 방향(X 방향)의 일면으로부터 제1 방향(X 방향)의 타면으로의 최단 수직 거리를 의미할 수 있다. 또한, 어떤 부재의 「평균 길이」은 상기 부재의 10곳에서 측정한 길이의 산술 평균을 의미할 수 있다. 구체적으로, 상기 평균 길이는 Y축에 대하여 수직이며, 상기 부재의 중심을 지나는 절단면에 대해서 X축 방향으로 등간격의 10곳에서 측정한 값의 산술 평균일 수 있다. 보다 구체적으로는, 오차를 줄이기 위해 제1 방향의 양면에 해당하는 곳을 제외하고 10곳을 측정하여 평균을 낼 수 있으며, 이 경우 상기 절단면을 X축 방향으로 12등분한 후 내측의 10곳의 측정값을 평균내어 평균 길이를 구할 수 있다.
상기 세라믹 바디(110)의 제1 방향(X 방향)의 평균 길이는 상기 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하는 경우 서로 제2 방향(Y 방향)으로 대향하는 내부 전극 들의 중첩 면적을 증가시켜 충분한 용량을 확보할 수 있다. 또한, 상기 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a) 및 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 평균 높이(b)가 b>a의 관계를 만족하는 경우, 제3 방향(Z 방향)의 치수가 제2 방향(Y 방향)의 치수 보다 큰 구조를 가질 수 있으며, 예를 들어 두께가 폭 보다 큰 구조를 가질 수 있다.
본 발명의 일 예시에서, 적층 세라믹 전자부품의 세라믹 바디(110)의 제1 방향(X 방향)의 평균 길이는 상기 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a)의 1.0배 초과, 1.2배 이상, 1.4배 이상, 1.6배 이상, 또는 1.8 배 이상일 수 있으며, 3.0배 미만, 2.8배 이하, 2.6 배 이하, 2.4 배 이하 또는 2.2 배 이하일 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a) 및 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 평균 높이(b)는 b ≥ 1.2 × a의 관계를 만족할 수 있다. 즉, b는 a의 1.2 배 이상일 수 있다. 상기 b는 a의 1.20 배 이상, 1.21 배 이상, 1.22 배 이상, 1.23 배 이상, 1.24 배 이상 또는 1.25 배 이상일 수 있으며, 상한은 특별히 제한되는 것은 아니나, 예를 들어 10배 이하일 수 있다. 종래의 적층 세라믹 전자부품은 세라믹 바디의 폭과 높이가 같은 구조를 가지는 것이 일반적이었다. 반면 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a) 및 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 평균 높이(b)가 본 예시의 범위를 만족하는 경우, 적층 세라믹 전자부품(100)의 용량을 증대시키면서도 내습 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시예에서, 본 발명의 세라믹 바디의 제3 방향의 양 면 중 어느 한 면이 외부 기판에 대한 실장면일 수 있다. 상기 실장면은 외부 기판에 본 발명에 따른 적층 세라믹 전자부품을 실장하는 경우, 상기 외부 기판과 가장 가까운 곳에 위치하는 상기 세라믹 바디의 한 면을 의미할 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)는 용량부(130)를 포함할 수 있다.
상기 용량부(130)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 용량부(130)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 용량부(130)에 포함된 세라믹 분말의 수축으로 인하여, 상기 용량부(130)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 용량부(130)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품의 용량부(130)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제2 방향(Y 방향)으로 적층되어 있을 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 내부 전극(121) 및 제2 내부 전극(122)이 제2 방향(Y 방향)으로 적층되어 있다는 것은, 상기 제1 내부 전극(121) 및 제2 내부 전극(122)이 폭 방향으로 적층되어 있는 것을 의미할 수 있으며, 상기 제1 내부 전극(121) 및 제2 내부 전극(122)이 상기 용량부(130)의 제3 방향(Z 방향)의 양면으로 모두 노출되어 있는 것을 의미할 수 있다. 상기 구조에서, 상기 용량부(130)의 제3 방향(Z 방향)의 일 면이 외부 기판에의 실장면이 될 수 있으며, 이 때 상기 제1 내부 전극(121) 및 제2 내부 전극(122)은 실장면에 수직인 형태로 배치될 수 있다. 용량부(130)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용하거나, (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분 등을 사용할 수 있다. 또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
하나의 예시에서, 유전체층(111)의 평균 두께는 0.4 um 이하일 수 있다. 상기 유전체층(111)의 평균 두께는 소성된 유전체층(111)의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 유전체층(111)의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 용량부(130)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 용량부(130)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 용량부(130)의 제1 면(S1)으로 제1 내부 전극(121)이 노출되고, 제2 면(S2)으로 제2 내부 전극(122)이 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 용량부(130)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.4 um 이하일 수 있다. 상기 내부 전극의 평균 두께는 소성된 내부 전극의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 제1 및 제2 내부 전극의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)는, 용량부(130)의 제2 방향(Y 방향)의 양면에 각각 배치되는 제1 마진부(112) 및 제2 마진부(113)를 포함할 수 있다. 상기 제1 마진부(112)는 상기 용량부(130)의 제3 면(S3) 상에 배치될 수 있으며, 상기 용량부(130)의 제3 면(S3)의 적어도 일부를 덮도록 배치될 수 있다. 상기 제2 마진부(113)는 상기 용량부(130)의 제4 면(S4) 상에 배치될 수 있으며, 상기 용량부(130)의 제4 면(S4)의 적어도 일부를 덮도록 배치될 수 있다. 본 명세서에서 어떤 부재가 용량부(130)를 덮도록 배치된다는 것은, 상기 부재가 상기 용량부(130)를 덮은 부분이 외부로 노출되지 않도록 상기 부재가 배치된 것을 의미할 수 있다. 상기 제1 마진부(112) 및 제2 마진부(113)는 용량부(130)의 제2 방향(Y 방향)의 양면에 배치되며, 제1 내부 전극(121) 및 제2 내부 전극(122)의 적층 방향(Y 방향)의 양 면 상에 배치될 수 있다. 즉, 상기 제1 마진부(112) 및 제2 마진부(113)가 상기 용량부(130)가 접하는 면은 상기 제1 내부 전극(121) 및 제2 내부 전극(122)과 평행하게 배치될 수 있다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 세라믹 바디(110)에 포함되는 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 평균 높이(x)는 용량부(130)의 제3 방향(Z 방향)의 평균 높이(y)의 편차(｜x-y｜/x)는 5% 이하일 수 있다. 상기 세라믹 바디(110)에 포함되는 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 평균 높이(x)는 상기 세라믹 바디(110)의 용량부(130)의 제3 방향(Z 방향)의 평균 높이(y)의 편차(｜x-y｜/y)는 5 % 이하, 4 % 이하 또는 3 % 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나, 예를 들어 0% 이상일 수 있다. 상기 편차(｜x-y｜/y)가 0 % 인 경우 제1 마진부(112) 및 제2 마진부(113)의 평균 높이가 용량부(130)의 평균 높이와 동일한 것을 의미할 수 있으며, 상기 제1 마진부(112) 및 제2 마진부(113)가 상기 용량부(130)의 제3 방향(Z 방향)의 전부를 덮도록 배치된 것을 의미할 수 있다. 상기 제1 마진부(112) 및 제2 마진부(113)의 평균 높이가 상기 용량부(130)의 평균 높이와 동일하다는 것은 엄밀한 의미의 동일 뿐 만 아니라 오차를 포함하는 범위를 의미할 수 있으며, 예를 들어 상기 편차가 0.5% 이내인 것을 의미할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)은 용량부(130)의 제2 방향(Y 방향)으로 노출될 수 있다. 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)이 상기 용량부(130)의 제2 방향(Y 방향)으로 노출된다는 것은, 유전체층(111), 제1 및 제2 내부 전극(121, 122)이 제2 방향(Y 방향)으로 적층되어 있는 용량부(130)의 가장 외각에 제1 내부 전극(121) 및/또는 제2 내부 전극(122)이 배치되는 것을 의미할 수 있다. 이 경우 전술한 제1 마진부(112) 및/또는 제2 마진부(113)는 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)과 직접 접하여 배치될 수 있다. 본 예시와 같이 제1 내부 전극(121) 및/또는 제2 내부 전극(122)이 용량부(130)의 제2 방향(Y 방향)으로 노출되도록 배치되더라도 제1 마진부 및 제2 마진부에 의해 제1 및 제2 내부 전극(121)은 세라믹 바디(110)의 외부로 노출되지 않을 수 있다. 따라서 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 적층 방향의 양 면에 유전체층(111)이 배치되지 않을 수 있으며, 용량부(130)의 가장 외각까지 내부 전극이 배치됨으로써 유효 용량을 극대화할 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 전자부품의 세라믹 바디는(110)는 용량부(120) 및 상기 용량부(130)의 제3 방향(Z 방향)의 양면 상에 각각 배치되는 제1 커버부(141) 및 제2 커버부(142)를 포함할 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)의 용량부(130)는, 제1 내부 전극(121) 및 제2 내부 전극(122)이 유전체층(111)을 사이에 두고 제2 방향(Y 방향)으로 적층되어 있을 수 있다.
상기 제1 내부 전극(121)은 상기 용량부(130)의 제1 면(S1), 제5 면(S5) 및 제6 면(S6)으로 인출될 수 있다. 상기 용량부(130)의 제1 면(S1)으로 인출되는 상기 제1 내부 전극(121)은 후술할 제1 외부 전극(131)과 연결될 수 있으며, 상기 용량부(130)의 제2 면(S2)으로는 상기 제1 내부 전극(121)이 인출되지 않을 수 있다. 또한, 상기 제2 내부 전극(122)은 상기 용량부(130)의 제2 면(S2), 제5 면(S5) 및 제6 면(S6)으로 인출될 수 있다. 상기 용량부(130)의 제2 면(S2)으로 인출되는 상기 제2 내부 전극(122)은 후술할 제2 외부 전극(132)과 연결될 수 있으며, 상기 용량부(130)의 제1 면(S1)으로는 상기 제1 내부 전극(121)이 인출되지 않을 수 있다.
상기 실시예에서, 제1 커버부(141) 및 제2 커버부(142)는 각각 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)과 접하여 배치될 수 있다. 도 2는 용량부, 제1 및 제2 마진부 및 제1 및 제2 커버부가 배치된 세라믹 바디를 나타내는 도면이고, 도 3은 용량부의 제2 방향(Y 방향)의 양 면에 제1 마진부 및 제2 마진부가 배치된 구조를 나타낸 도면이다. 도 2 및 도 3을 참조하면 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 내부 전극(121)은 용량부(130)의 제1 면(S1), 제5 면(S5) 및 제6 면(S6) 상으로 노출되고, 제2 내부 전극(122)은 상기 용량부(130)의 제2 면(S2), 제5 면(S5) 및 제6 면(S6) 상으로 노출될 수 있다. 상기 제1 커버부(141)는 상기 용량부(130)의 제5 면(S5) 상으로 노출되는 제1 내부 전극(121) 및 제2 내부 전극(122)과 접하여 배치되며, 상기 제2 커버부(142)는 상기 용량부(130)의 제6 면(S6) 상으로 노출되는 제1 내부 전극(121) 및 제2 내부 전극(122)과 접하여 배치될 수 있다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 용량부(130)의 제3 면(S3) 상에 제1 마진부(141)가 배치되고, 제4 면(S4) 상에 제2 마진부(142)가 배치될 수 있다. 또한, 도 2를 참조하면, 본 실시예에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 상기 제1 커버부(141)는 상기 용량부(140), 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 일면에 접하여 배치되고, 상기 제2 커버부(142)는 상기 용량부(130), 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 타면에 접하여 배치될 수 있다. 즉, 상기 실시예의 세라믹 바디(110)는 용량부(130)의 제2 방향(Y 방향)의 양 면에 제1 마진부(112) 및 제2 마진부(113)가 먼저 부착된 후, 상기 용량부(130), 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 양 면에 제1 커버부(112) 및 제2 커버부(113)가 부착된 구조를 가질 수 있다.
도 8은 상기 구조를 제조하는 과정을 모식적으로 나타내는 개략도이다. 도 8을 참조하면, 본 실시예의 적층 세라믹 전자부품(100)은 용량부(130) 상에 제1 마진부(112) 및 제2 마진부(113)가 먼저 부착되고, 제1 커버부(141) 및 제2 커버부(142)가 부착된 구조일 수 있다. 따라서 상기 제1 커버부(141)는 상기 용량부(130)의 제5 면(S5) 상으로 노출되는 제1 내부 전극(121) 및 제2 내부 전극(122)과 접하여 배치되며, 동시에 상기 용량부(130)의 제3 면(S3) 및 제4 면(S4) 상에 각각 배치되는 제1 마진부(112) 및 제2 마진부(113)와 접하여 배치될 수 있다. 또한, 상기 제2 커버부(142)는 상기 용량부(130)의 제6 면(S6) 상으로 노출되는 제1 내부 전극(121) 및 제2 내부 전극(122)과 접하여 배치되며, 동시에 상기 용량부(130)의 제3 면(S3) 및 제4 면(S4) 상에 각각 배치되는 제1 마진부(112) 및 제2 마진부(114)와 접하여 배치될 수 있다.
하나의 예시에서, 세라믹 바디(110)는 제1 커버부(141)와 제1 및 제2 마진부(112, 113)가 접하는 계면과, 제2 커버부(142)와 제1 및 제2 마진부(112, 113)가 접하는 계면을 각각 포함할 수 있다. 본 명세서에서 「계면」이란, 서로 접하는 두 개의 층이 서로 구별 가능한 상태인 면을 의미할 수 있다. 상기 구별 가능한 상태는 물리적 차이, 화학적 차이 및/또는 단순한 광학적 차이로 인해 두 개의 층이 구별되는 것을 의미할 수 있다. 상기 계면은 주사전자현미경(SEM: Scanning Electron Microscope) 등을 통해 시각적으로 확인이 가능할 수 있으나 이에 제한되는 것은 아니며, 시각적으로 확인이 어려운 경우 제1 및 제2 커버부(141, 142)와 제1 및 제2 마진부(112, 113)의 물성 분석을 통해 확인이 가능할 수 있다.
상기 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 커버부(141)와 제1 및 제2 마진부(112, 113)가 접하는 계면은 용량부(130)의 제5 면(S5)과 동일한 평면 상에 배치될 수 있고, 제2 커버부(142)와 제1 및 제2 마진부(112, 113)가 접하는 계면은 용량부(130)의 제6 면(S6)과 동일한 평면 상에 배치될 수 있다. 도 2 및 도 6을 참조하면, 본 예시에 따른 적층 세라믹 전자부품(100)의 제1 커버부(141)와 제1 및 제2 마진부(112, 113)가 접하는 계면은 용량부(130)의 제5 면(S5)과 동일한 평면 상에 배치될 수 있으며, 제2 커버부(142)와 제1 및 제2 마진부(141, 142)가 접하는 계면은 용량부(130)의 제6 면(S6)과 동일한 평면 상에 배치될 수 있다. 상기 계면이 용량부(130)의 어느 한 면과 동일한 평면 상에 배치된다는 것은 엄밀한 의미의 동일 평면 만을 의미하는 것이 아니라, 상기 계면과 용량부의 어느 한 면이 이루는 각도가 일정 범위 내인 경우를 포함하는 것을 의미할 수 있다. 상기 각도의 범위는 예를 들어 10° 이하의 각도를 의미할 수 있으며, 하한은 특별히 제한되지 않으나 예를 들어 0° 이상일 수 있다. 상기 계면 및 용량부의 어느 한 면의 각도는 상기 계면 및 용량부의 상기 한 면의 임의의 5 곳에 접하는 면의 각도의 평균을 의미할 수 있다.
상기 제1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 제1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 단일 유전체층 또는 2 개 이상의 유전체층을 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 용량부(130)의 유전체층(111)과 유사한 조성의 세라믹 성분을 주성분으로 포함할 수 있다. 본 명세서에서 「주성분」이란, 다른 성분에 비하여 상대적으로 많은 중량 비율을 차지하는 성분을 의미할 수 있으며, 전체 조성물 또는 전체 유전체층의 중량을 기준으로 50 중량% 이상인 성분을 의미할 수 있다. 또한 「부성분」이란, 다른 성분에 비하여 상대적으로 적은 중량 비율을 차지하는 성분을 의미할 수 있으며, 전체 조성물 또는 전체 유전체층의 중량을 기준으로 50 중량% 미만인 성분을 의미할 수 있다.
상기 주성분은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분일 수 있다. 상기 주성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 주성분은 BaTiO3가 될 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 부성분으로 소디움(Na), 리튬(Li) 및 보론(B)으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 본 발명의 다른 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 부성분으로 마그네슘(Mg)을 포함할 수 있다. 상기와 같이 1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)의 부성분의 함량을 조절하여 1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)의 치밀도를 조절할 수 있으며, 이를 통해 내습 특성을 개선할 수 있다.
상기 1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 각각 동일한 조성으로 형성될 수 있으나, 이는 필요에 따라 변형이 가능할 수 있다. 예를 들어 제1 마진부(112) 및 제2 마진부(113)를 동일한 조성으로 형성하고, 제1 커버부(141) 및 제2 커버부(142)를 동일한 조성으로 형성할 수 있으며, 제1 및 제2 마진부(112, 113)와 제1 및 제2 커버부(141, 142)는 상이한 조성으로 형성할 수 있다. 또한, 상기 1 마진부(112), 제2 마진부(113), 제1 커버부(141) 및 제2 커버부(142)는 용량부의 유전체층과 상이한 조성으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품(100)의 마진부 및 커버부를 형성하는 방법은 특별히 제한되는 것은 아니나, 예를 들어 마진부 및 커버부를 형성하기 위한 세라믹 시트를 부착하여 형성할 수 있다. 도 8은 본 발명에 일 예시에 따른 적층 세라믹 전자부품(100)을 제조하는 방법을 모식적으로 나타내는 개략도이다. 도 8을 참조하면, 용량부(130)를 먼저 형성한 후, 상기 용량부(130)에 제1 마진부(112) 및 제2 마진부(113)를 형성하는 세라믹 시트 2장을 부착하고, 이후 제1 커버부(141) 및 제2 커버부(142)를 형성하는 세라믹 시트 2장을 부착하는 방법을 사용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 예시에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110)의 외부 면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다. 이 때, 상기 제1 외부 전극(131)은 본 발명에 따른 적층 세라믹 전자부품(100)의 용량부(130)의 제1 면(S1) 상에 배치될 수 있고, 상기 제2 외부 전극(132)은 상기 용량부(130)의 제2 면(S2) 상에 배치될 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 외부 전극(131)의 적어도 일부가 용량부(130)의 제3 면(S3), 제4 면(S4), 제5 면 (S5)및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 또한, 제2 외부 전극(132)의 적어도 일부가 상기 용량부(130)의 제3 면(S3), 제4 면(S4), 제5 면 (S5)및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 이 경우 상기 제1 외부 전극(131)과 제2 외부 전극(132)은 서로 이격되어 배치될 수 있다. 상기 제1 외부 전극(131) 및/또는 제2 외부 전극(132)의 적어도 일부가 각각 상기 용량부(130)의 제3 면(S3), 제4 면(S4), 제5 면 (S5)및 제6 면(S6) 상으로 연장되어 배치되는 경우, 상기 연장되는 부분은 소위 밴드부로 기능할 수 있으며, 본 발명에 따른 적층 세라믹 전자부품(100)의 실장 강도 향상 및 수분 침투 방지 기능을 할 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속 및 글라스를 포함하는 소성 전극일 수 있다. 상기 도전성 금속은 예를 들어 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있다. 상기 글라스는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법의 예시로 도전성 금속을 포함하는 도전성 페이스트에 세라믹 바디를 딥핑한 후 소성하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하고 소성하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사한 후 이를 소성하여 형성하는 방법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 상기 방법 이외에의 다양한 방법으로 도전성 페이스트를 세라믹 바디 상에 형성한 후 이를 소성하여 형성할 수 있다.
하나의 예시에서. 본 발명에 따른 적층 세라믹 전자부품(100)은 제1 외부 전극(131) 및 제2 외부 전극(132) 상에 각각 배치되는 도금층을 추가로 포함할 수 있다. 상기 도금층은 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 도금층은 단수 층 또는 복수 층형성될 수 있으며, 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명은 또한 적층 세라믹 전자부품의 실장 기판(200)에 관한 것이다.
본 발명에 따른 적층 세라믹 전자부품의 실장 기판(200)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함하며, 상기 세라믹 바디(110)는 제1 방향(X 방향)으로 서로 대향하는 제1 면(S1) 및 제2 면(S2), 제2 방향(Y 방향)으로 서로 대향하는 제3 면(S3) 및 제4 면(S4) 및 제3 방향(Z 방향)으로 서로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하고, 제2 방향(Y 방향)으로 적층된 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량부(130), 상기 용량부(130)의 제3 면(S3) 상에 배치되는 제1 마진부(112), 상기 용량부(130)의 제4 면(S4) 상에 배치되는 제2 마진부(113), 상기 용량부(130), 제1 마진부(112) 및 제2 마진부(113)의 제3 방향(Z 방향)의 양면 상에 각각 배치되는 제1 커버부(141) 및 제2 커버부(142)를 포함하는 적층 세라믹 전자부품(100), 제3 방향(Z 방향)의 일면에 제1 전극 패드(210), 제2 전극 패드(220)가 배치되는 기판(201) 및 솔더(230)를 포함하고, 상기 세라믹 바디의 제1 방향의 평균 길이는 상기 세라믹 바디의 제2 방향의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하며, 상기 세라믹 바디(110)의 제2 방향(Y 방향)의 평균 폭(a) 및 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 평균 높이(b)는 b>a의 관계를 만족할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 실장 기판(200)의 제1 내부 전극(121) 및 제2 내부 전극(122)은 상기 기판(201)에 수직으로 배치될 수 있다.
본 발명에 따른 적층 세라믹 전자부품의 실장 기판(200)은 세라믹 바디(110)의 제2 방향(Y 방향)의 폭(a) 및 상기 세라믹 바디(110)의 제3 방향(Z 방향)의 높이(b)는 b ≥ 1.2 × a의 관계를 만족할 수 있다.
상기 적층 세라믹 전자부품의 실장 기판(200) 상에 배치되는 적층 세라믹 전자부품(100)에 대하여는 전술한 바와 동일하므로 생략하기로 한다.
<실험예>
본 발명에 따른 적층 세라믹 전자부품의 신뢰성 및 불량율 테스트를 위하여 하기 표 1에 기재된 것과 같은 크기의 세라믹 바디를 가지는 프로토 타입 칩을 각각 200개씩 제작하였다. 상기 프로토 타입 칩은 내부 전극이 실장면에 대하여 수직으로 배치되고, 제1 마진부 및 제2 마진부를 형성한 후 제1 커버부 및 제2 커버부를 형성한 구조를 적용하였다. 비교예로는 하기 표 1과 동일한 크기의 세라믹 바디를 가지나, 내부 전극이 실장면에 대하여 수평이고, 제1 커버부 및 제2 커버부를 먼저 형성한 후 제1 마진부 및 제2 마진부를 형성한 기존 제품을 사용하였다.
| 샘플 | L | W | T |
| Lot 1 | 0.4±0.1 | 0.2±0.1 | 0.3±0.15 |
| Lot 2 | 0.6±0.1 | 0.3±0.1 | 0.5±0.15 |
| Lot 3 | 1.0±0.3 | 0.5±0.2 | 0.8±0.3 |
| Lot 4 | 1.6±0.3 | 0.8±0.2 | 1.0±0.3 |
(단위: mm)
| 구분 | 검사칩 수량 | 마진부 불량율(ppm) |
| 비교예 | 34500 | 3768 |
| 실시예 | 800 | 0 |
상기 표 2는 제조된 칩의 마진부에 들뜸이나 벌어짐이 발생하는지 여부를 확인한 결과이다. 실시예는 4종류의 샘플을 각각 200개씩 테스트 하였다. 종래 제품인 비교예의 경우 마진부에 들뜸이나 벌어짐이 발생한 제품이 발견되었으나, 실시예의 경우 마진부의 들뜸이나 벌어짐이 발생하지 않은 결과를 확인할 수 있었다.
| 구분 | 검사칩 수량 | 신뢰성 불량율(ppm) |
| 비교예 | 800 | 3750 |
| 실시예 | 800 | 2500 |
상기 표 3은 85℃ 60% 상대습도 하에서 2.8 V 전압을 인가하고 6시간이 경과한 후, 이를 다시 85℃ 85% 상대습도 하에서 2.8 V 전압을 인가하고 12시간 동안 방치한 후 고장이 발생하는 빈도를 테스트한 것이다. 실시예는 4종류의 샘플을 각각 200개씩 테스트 하였다.
표 3을 참조하면, 비교예에 비하여 실시예의 경우 불량 발생 빈도가 33.3% 감소한 것을 확인할 수 있다. 이를 통해 본 발명에 따른 적층 세라믹 전자부품의 내습 신뢰성이 크게 향상되었음을 확인할 수 있다.
| 구분 | 검사칩 수량 | Short 불량율(ppm) |
| 비교예 | 11490 | 88686 |
| 실시예 | 400 | 60000 |
상기 표 4는 세라믹 칩의 절단 과정에 발생하는 쇼트 불량의 빈도를 확인한 결과이다. 세라믹 칩을 절단할 때, 절단면에서의 눌림 현상으로 인하여 내부 전극 끝단에서 쇼트가 발생하는 불량이 발생할 수 있다. 상기 표 4를 참조하면, 비교예에 비해 실시예의 경우 쇼트 불량율이 32.35 % 감소한 결과를 확인할 수 있다. 따라서 본 발명에 따른 적층 세라믹 전자부품은 기존의 제품과 비교하여 쇼트 불량율이 크게 개선되었음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
111: 유전체층
112: 제1 마진부
113: 제2 마진부
141: 제1 커버부
142: 제2 커버부
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
111: 유전체층
112: 제1 마진부
113: 제2 마진부
141: 제1 커버부
142: 제2 커버부
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
Claims (28)
- 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디;
상기 제1 내부 전극과 연결되는 제1 외부 전극; 및
상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
상기 세라믹 바디는 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하고, 제2 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제3 면 상에 배치되는 제1 마진부, 상기 용량부의 제4 면 상에 배치되는 제2 마진부, 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면 상에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하고,
상기 세라믹 바디의 제1 방향의 평균 길이는 상기 세라믹 바디의 제2 방향의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하며,
상기 세라믹 바디의 제2 방향의 평균 폭(a) 및 상기 세라믹 바디의 제3 방향의 평균 높이(b)는 b>a의 관계를 만족하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 세라믹 바디의 제2 방향의 평균 폭(a) 및 상기 세라믹 바디의 제3 방향의 평균 높이(b)는 b ≥ 1.2 × a의 관계를 만족하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 마진부 및 제2 마진부의 제3 방향의 평균 높이(x)는 상기 용량부의 제3 방향의 평균 높이(y)의 편차(｜c-d｜/c)는 5% 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 커버부 및 제2 커버부는 각각 유전체층, 제1 내부 전극 및 제2 내부 전극과 접하여 배치되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 일면에 접하여 배치되고,
상기 제2 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 타면에 접하여 배치되는 적층 세라믹 전자부품.
- 제5항에 있어서,
상기 제1 커버부와 제1 및 제2 마진부가 접하는 계면은 상기 용량부의 제5 면과 동일한 평면 상에 배치되고,
상기 제2 커버부와 제1 및 제2 마진부가 접하는 계면은 상기 용량부의 제6 면과 동일한 평면 상에 배치되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 내부 전극 및 제2 내부 전극의 평균 두께는 0.4 μm 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체층의 평균 두께는 0.01 μm 이상 및/또는 0.4 μm 이하의 범위 내인 적층 세라믹 전자부품.
- 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디;
상기 제1 내부 전극과 연결되는 제1 외부 전극; 및
상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
상기 세라믹 바디는 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하고, 제2 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제3 면 상에 배치되는 제1 마진부, 상기 용량부의 제4 면 상에 배치되는 제2 마진부, 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면 상에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하는 적층 세라믹 전자부품, 제3 방향의 일면에 제1 전극 패드, 제2 전극 패드가 배치되는 기판 및 솔더를 포함하고,
상기 상기 세라믹 바디의 제1 방향의 평균 길이는 상기 세라믹 바디의 제2 방향의 평균 폭(a)의 1배 초과 및/또는 3배 미만의 범위를 만족하며,
상기 세라믹 바디의 제2 방향의 평균 폭(a) 및 상기 세라믹 바디의 제3 방향의 평균 높이(b)는 b>a의 관계를 만족하는 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 제1 내부 전극 및 제2 내부 전극은 상기 기판에 수직으로 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 세라믹 바디의 제2 방향의 폭(a) 및 상기 세라믹 바디의 제3 방향의 높이(b)는 b ≥ 1.2 × a의 관계를 만족하는 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 제1 커버부 및 제2 커버부는 각각 유전체층, 제1 내부 전극 및 제2 내부 전극과 접하여 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 제1 커버부와 상기 용량부, 제1 마진부 및 제2 마진부가 접하는 제3 방향의 일면 및 상기 제2 커버부와 상기 용량부, 제1 마진부 및 제2 마진부가 접하는 제3 방향의 타면은 상기 기판의 실장면과 평행하게 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 제1 내부 전극 및 제2 내부 전극의 평균 두께는 0.4 μm 이하인 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 유전체층의 평균 두께는 0.01 μm 이상 및/또는 0.4 μm 이하의 범위 내인 적층 세라믹 전자부품의 실장 기판.
- 제1항에 있어서,
상기 세라믹 바디의 제3 방향의 양 면 중 어느 한 면이 외부 기판에 대한 실장면인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 외부 전극은 상기 용량부의 제1 면 상에 배치되고,
상기 제2 외부 전극은 상기 용량부의 제2 면 상에 배치되는 적층 세라믹 전자부품.
- 제17항에 있어서,
상기 제1 외부 전극의 적어도 일부가 상기 용량부의 제3 면, 제4 면, 제5 면 및 제6 면 상으로 연장되어 배치되고,
상기 제2 외부 전극의 적어도 일부가 상기 용량부의 제3 면, 제4 면, 제5 면 및 제6 면 상으로 연장되어 배치되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 내부 전극 및/또는 제2 내부 전극은 상기 용량부의 제2 방향으로 노출되고,
상기 제1 마진부 및/또는 제2 마진부는 각각 상기 제1 내부 전극 또는 제2 내부 전극과 접하여 배치되는 적층 세라믹 전자부품.
- 제4항에 있어서,
상기 제1 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 일면에 접하여 배치되고,
상기 제2 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 타면에 접하여 배치되는 적층 세라믹 전자부품.
- 제20항에 있어서,
상기 유전체층의 평균 두께는 0.01 μm 이상 및/또는 0.4 μm 이하의 범위를 만족하는 적층 세라믹 전자부품.
- 제9항에 있어서,
상기 제1 외부 전극은 상기 용량부의 제1 면 상에 배치되고,
상기 제2 외부 전극은 상기 용량부의 제2 면 상에 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제22항에 있어서,
상기 제1 외부 전극의 적어도 일부가 상기 용량부의 제3 면, 제4 면, 제5 면 및 제6 면 상으로 연장되어 배치되고,
상기 제2 외부 전극의 적어도 일부가 상기 용량부의 제3 면, 제4 면, 제5 면 및 제6 면 상으로 연장되어 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제9항에 있어서,
상기 제1 내부 전극 및/또는 제2 내부 전극은 상기 용량부의 제2 방향으로 노출되고,
상기 제1 마진부 및/또는 제2 마진부는 각각 상기 제1 내부 전극 또는 제2 내부 전극과 접하여 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제23항에 있어서,
상기 유전체층의 평균 두께는 0.01 μm 이상 및/또는 0.4 μm 이하의 범위를 만족하는 적층 세라믹 전자부품의 실장 기판.
- 제12항에 있어서,
상기 제1 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 일면에 접하여 배치되고,
상기 제2 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 타면에 접하여 배치되는 적층 세라믹 전자부품의 실장 기판.
- 제20항에 있어서,
상기 용량부의 제2 방향의 평균 폭(a) 및 상기 용량부의 제3 방향의 평균 높이(b)는 b ≥ 1.2 × a의 관계를 만족하는 적층 세라믹 전자부품.
- 제26항에 있어서,
상기 용량부의 제2 방향의 평균 폭(a) 및 상기 용량부의 제3 방향의 평균 높이(b)는 b ≥ 1.2 × a의 관계를 만족하는 적층 세라믹 전자부품의 실장 기판.
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