KR20230090738A - 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터 Download PDF

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Abstract

본 발명의 일 실시형태에 따르면 복수 개의 내부전극 패턴이 소정의 간격을 두고 형성된 세라믹 그린시트를 마련하는 단계, 상기 세라믹 그린시트를 제1 방향으로 다수 적층하여 세라믹 적층체를 형성하는 단계, 상기 내부전극 패턴의 말단이 상기 제1 방향과 수직한 제2 방향으로 노출된 측면을 갖도록 상기 세라믹 적층체를 절단하는 단계, 상기 내부전극 패턴의 말단이 노출된 측면에 마진부를 형성하는 단계 및 상기 절단된 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하고, 상기 마진부를 형성하는 단계는 세라믹 페이스트를 상기 절단된 세라믹 적층체의 상부에서 하부로 흘려 보내는 단계를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.

Description

적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터{METHOD OF MANUFACTURING MULTILAYER CERAMIC CAPACITOR AND MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
종래에는 세라믹 그린시트 중 내부전극 패턴이 형성된 영역을 제외한 나머지 영역을 소성함으로써 마진부를 형성하였다. 하지만, 수십 내지 수백층의 세라믹 그린시트를 적층하고 압착 및 절단하는 과정에서 단차가 발생해 내부전극 패턴이 휘어지는 문제가 발생하였다. 이는 적층 세라믹 커패시터의 신뢰성을 저하시키는 문제점을 유발하였다.
이러한 문제점을 해결하기 위해 종래에는 내부전극이 칩의 폭 방향으로 노출되도록 함으로써　마진　없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에　마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 종래에는 상기 같이 적층 세라믹 커패시터를 제작할 때 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하였다.
이로 인하여 마진부 내에 유전체의 물리적 충전 밀도가 낮아 마진부의 치밀도 저하 현상의 문제가 발생하였다. 또한, 소결 과정 중 마진부의 유전체와 내부전극의 소결 구동 미스 매칭(mismatching) 현상에 의해 생성되는 내부전극 끝단부와　마진부 접합면 사이의 계면 공극을 채우지 못하는 문제가 발생하고 있다. 이에 따라, 적층 세라믹 커패시터의 내습 신뢰성이 저하되는 문제가 발생하였다.
또한, 상기 종래 기술은　마진부 없이 절단된 그린 칩에　마진부 역할을 하는 세라믹 그린시트를 물리적 압착으로 부착 후 고온 열처리를 통해 견고한 바디를 갖는 소결체를 구성하도록 하기 때문에, 소결 전 단계에서의　마진부 형성용 시트와 전극 노출면 간의 접착력이 부족할 경우　마진부 탈착으로 인한 외관 불량 및 계면 크랙으로 이어지는 심각한 불량을 초래할 수 있다.
또한, 고온 열처리 과정에서 내부전극 수축에 의해 칩 안쪽으로 부피 변화가 수반될 때 전극 끝단부와　마진부 계면 사이에 보이드(void)가 생성되면서 크랙 발생의 시발점으로 작용하거나 내습 침투 경로가 되어 내습 신뢰성 저하를 유발할 수 있다.
일본공개특허공보 제2019-016688호
본 발명의 목적 중 하나는 적층 세라믹 커패시터의 마진부의 소결 치밀도 저하에 따라 내습 신뢰성이 저하되는 문제를 해결하기 위함이다.
본 발명의 목적 중 하나는 단차 및 포어(pore)에 의해 크랙 등이 발생하는 문제를 해결하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따르면 복수 개의 내부전극 패턴이 소정의 간격을 두고 형성된 세라믹 그린시트를 마련하는 단계, 상기 세라믹 그린시트를 제1 방향으로 다수 적층하여 세라믹 적층체를 형성하는 단계, 상기 내부전극 패턴의 말단이 상기 제1 방향과 수직한 제2 방향으로 노출된 측면을 갖도록 상기 세라믹 적층체를 절단하는 단계, 상기 내부전극 패턴의 말단이 노출된 측면에 마진부를 형성하는 단계 및 상기 절단된 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하고, 상기 마진부를 형성하는 단계는 세라믹 페이스트를 상기 절단된 세라믹 적층체의 상부에서 하부로 흘려 보내는 단계를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 다른 실시형태에 따르면 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부전극을 포함하는 세라믹 바디, 상기 세라믹 바디의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부 및 상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부전극과 접속된 외부전극;을 포함하며, 상기 마진부는 상기 유전체층보다 치밀도가 높은 적층 세라믹 커패시터를 제공한다.
본 발명의 효과 중 하나는 적층 세라믹 커패시터의 마진부의 소결 치밀도를 개선하여 내습 신뢰성을 확보하는 것이다.
본 발명의 효과 중 하나는 단차 및 포어(pore)에 의한 크랙 등을 방지하여 적층 세라믹 커패시터의 고신뢰성을 확보하는 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 개략적인 사시도다.
도 2는 적층 세라믹 커패시터의 세라믹 바디의 개략적인 사시도다.
도 3은 도 1의 Ⅰ-Ⅰ' 절단 단면을 개략적으로 도시한 단면도다.
도 4는 도 1의 Ⅱ-Ⅱ' 절단 단면을 개략적으로 도시한 단면도다.
도 5a 내지 도 5e는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법을 개략적으로 나타내는 단면도 및 사시도다.
도 6a는 본 발명의 일 실시예에 따른 적층 바디의 개략적인 사시도다.
도 6b는 본 발명의 일 실시예에 따른 적층 바디의 개략적인 사시도다.
도 7a는 비교예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다.
도 7b는 본 발명의 실시예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다.
도 8a는 비교예의 마진부와 세라믹 바디의 경계면을 주사전자현미경(SEM)으로 촬영한 이미지다.
도 8b는 실시예의 마진부와 세라믹 바디의 경계면을 주사전자현미경(SEM)으로 촬영한 이미지다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 폭(W) 방향, 제3 방향은 길이(L) 방향으로 정의될 수 있다.
도 1 내지 도 4를 참조하면, 적층 세라믹 커패시터(100)는 유전체층(111) 및 유전체층(111)을 사이에 두고 제1 방향으로 적층된 복수의 내부전극(121, 122)을 포함하는 세라믹 바디(110), 세라믹 바디(110)의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부(112, 113) 및 상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부전극(121, 122)과 접속된 외부전극(131, 132)을 포함한다. 또한, 세라믹 바디(110)는 적층 세라믹 커패시터(100)의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 복수의 내부전극(121, 122)이 반복적으로 적층되어 형성된 용량 형성부(Ac)와, 상기 용량 형성부(Ac)의 상하면에 각각 제1 방향 또는 두께 방향으로 적층되어 형성된 상부 및 하부 커버부(114, 115)를 포함할 수 있다.
종래의 경우, 세라믹 바디(110)에 마진부(112, 113) 형성용 세라믹 그린시트를 물리적으로 압착하고 열처리함으로써 마진부(112, 113)를 형성하였다. 또한, 유전체층(111)을 형성하는 세라믹 그린시트와 동일한 유전체 조성을 가지는 세라믹 그린시트로 마진부(112, 113)를 형성하였다. 이로 인하여, 마진부(112, 113) 내에 유전체의 물리적 충전 밀도가 낮아 마진부(112, 113)의 치밀도가 저하되고, 이에 따라 적층 세라믹 커패시터(100)의 내습 신뢰성이 저하되는 문제점이 존재하였다.
본 실시형태는 이를 해결하기 위한 것으로, 내부전극(121, 122)에 의한 단차 발생을 방지하고, 마진부(112, 113)의 치밀도를 향상시켜 내습 신뢰성이 우수한 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터를 제공할 수 있다.
우선, 도 5a 내지 도 5e을 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 복수 개의 내부전극 패턴(221, 222)이 소정의 간격을 두고 형성된 세라믹 그린시트(211)를 마련하는 단계, 상기 세라믹 그린시트(211)를 제1 방향으로 다수 적층하여 세라믹 적층체(220)를 형성하는 단계, 상기 내부전극 패턴(221, 222)의 말단이 상기 제1 방향과 수직한 제2 방향으로 노출된 측면을 갖도록 상기 세라믹 적층체(220)를 절단하는 단계, 상기 내부전극 패턴(221, 222)의 말단이 노출된 측면에 마진부(212, 213)를 형성하는 단계 및 상기 절단된 세라믹 적층체(220)를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하고, 상기 마진부(212, 213)를 형성하는 단계는 세라믹 페이스트(22, 23)를 상기 절단된 세라믹 적층체(220)의 상부에서 하부로 흘려 보내는 단계를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
도 5a에 도시된 바와 같이, 세라믹 그린시트(211) 상에 소정의 간격을 두고 복수 개의 제1 내부전극 패턴(221)을 형성한다. 이때, 제1 내부전극 패턴은 스트라이프형 일 수 있으며, 복수 개의 제1 내부전극 패턴(221)은 서로 평행하게 형성될 수 있다.
세라믹 그린시트(211)는 세라믹 분말, 바인더 및 용제를 혼합하여 세라믹 슬러리를 제조하고, 상기 세라믹 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다. 세라믹 그린시트(211)가 소성되면 세라믹 바디(110)를 구성하는 유전체층(111)이 된다.
상기 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 분말, 납 복합 페로브스카이트계 분말 또는 티탄산스트론튬계 분말 등을 사용할 수 있다. 상기 티탄산바륨계 분말은 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
이때, 세라믹 그린시트(211)의 평균 두께(td)는 적층 세라믹 커패시터의 크기와 용량을 고려하여 임의로 변경할 수 있으며, 적층 세라믹 커패시터의 소형화 및 고용량화를 위해 0.6μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 세라믹 그린시트(211)의 평균 두께(td)는 세라믹 그린시트(211)를 주사전자현미경(SEM)으로 스캔한 이미지에서 측정될 수 있으며, 하나의 세라믹 그린시트(211)의 다수의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 세라믹 그린시트(211)로 확장하여 더 일반화된 평균값을 측정할 수 있다. 세라믹 그린시트의 두께(td)가 0.6μm 이하를 만족함으로써 소성 후 유전체층(111)의 평균 두께가 0.4μm 이하일 수 있다.
제1 내부전극 패턴(221)은 도전성 금속을 포함하는 내부전극용 도전성 페이스트에 의하여 형성될 수 있다. 세라믹 그린시트(211) 상에 제1 내부전극 패턴(221)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄 공법 또는 그라비아 인쇄 공법을 통해 형성될 수 있다. 또한, 상기 내부전극용 도전성 페이스트는 공재 분말, 분산제 및 용제를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(211) 상에 소정의 간격을 두고 제2 내부전극 패턴(222)을 형성할 수 있다. 제1 내부전극 패턴(221)이 형성된 세라믹 그린시트(211)를 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(222)이 형성된 세라믹 그린시트(211)를 제2 세라믹 그린시트로 지칭될 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 제1 내부전극 패턴(221)과 제2 내부전극 패턴(222)이 교차 적층되도록 제1 및 제2 세라믹 그린시트(211)를 번갈아가며 제1 방향으로 적층할 수 있다. 소성 후, 제1 및 제2 내부전극 패턴(221, 222)은 세라믹 바디(110)의 제1 및 제2 내부전극(121, 122)이 될 수 있다.
이때, 내부전극 패턴(221, 222)의 평균 두께(te)는 적층 세라믹 커패시터의 크기와 용량을 고려하여 임의로 변경할 수 있으며, 적층 세라믹 커패시터의 소형화 및 고용량화를 위해 0.5μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 내부전극 패턴(221, 222)의 평균 두께(te)는 내부전극 패턴(221, 222)을 주사전자현미경(SEM)으로 스캔한 이미지에서 측정될 수 있으며, 하나의 내부전극 패턴(221, 222)의 다수의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 내부전극 패턴(221, 222)으로 확장하여 더 일반화된 평균값을 측정할 수 있다. 내부전극 패턴(221, 222)의 두께(te)가 0.6μm 이하를 만족함으로써 소성 후 내부전극(121, 122)의 평균 두께가 0.4μm 이하일 수 있다.
다음으로, 도 5c를 참조하면, 제1 및 제2 내부전극 패턴(221, 222)이 형성된 세라믹 그린시트(211)를 제1 방향으로 다수 적층하여 세라믹 적층체(220)를 형성할 수 있다. 다음으로, 도 5d에 도시된 바와 같이, 세라믹 적층체(220)는 내부전극 패턴(221, 222)의 말단이 제2 방향으로 노출된 측면을 갖도록 서로 직교하는 C1-C1 및 C2-C2 절단선을 따라 절단될 수 있다. 보다 구체적으로, 세라믹 적층체(220)는 C1-C1 절단선을 따라 절단됨으로써 복수 개의 적층 바(bar) 형태를 갖는 적층 바디(210)로 분할될 수 있다. 이때, 제1 및 제2 내부전극 패턴(221, 222)의 말단이 적층 바디(210)의 절단 면으로 노출될 수 있다. 이후, C2-C2 절단선을 따라 절단됨으로써 복수 개의 적층 칩 형태를 갖는 적층 바디(210)로 분할될 수 있다.
다음으로, 도 5e에 도시된 바와 같이, 내부전극 패턴(221, 222)의 말단이 노출되는 복수 개의 적층 바디(210)의 측면에 각각 제1 및 제2 마진부(212, 213)를 형성할 수 있다. 이때, 제1 및 제2 마진부(212, 213)를 형성하는 단계는 세라믹 페이스트(22, 23)를 절단된 세라믹 적층체(220)의 상부에서 하부로 흘려 보내는 단계를 포함할 수 있다.
종래의 경우, 세라믹 그린시트(211) 중 내부전극 패턴(221, 222)이 형성된 영역을 제외한 나머지 영역을 소성함으로써 마진부(212, 213)를 형성하였다. 다만, 수십 내지 수백층의 세라믹 그린시트(211)를 적층하고 압착 및 절단하는 과정에서, 단차가 발생해 내부전극 패턴(221, 222)이 휘어지는 문제가 발생하였다.
또한, 종래에는 상기 단차가 발생하는 문제점을 해결하기 위해, 마진부 형성용 세라믹 그린시트를 물리적 압착으로 부착 후 고온 열처리를 통해 마진부(212, 213)를 형성하였다. 이로 인하여, 마진부 형성용 세라믹 그린시트와 적층 바디(210) 간의 접착력이 부족할 경우 마진부의 탈착으로 인한 외관 불량, 크랙 발생 및 내습 신뢰성이 저하되는 문제가 발생하였다.
반면, 본 발명의 일 실시형태에 따르면, 내부전극 패턴(221, 222)의 말단이 노출된 측면을 갖도록 세라믹 적층체(220)를 절단한 후, 별도의 세라믹 페이스트(22, 23)를 절단된 세라믹 적층체(220)의 상부에서 하부로 흘려 보내 제1 및 제2 마진부(212, 213)를 형성하므로 내부전극 패턴(221, 222)에 의한 단차 발생을 방지하여 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
또한, 세라믹 페이스트(22, 23)를 절단된 세라믹 적층체(220)의 상부에서 하부로 흘려 보내 제1 및 제2 마진부(212, 213)를 형성하므로, 마진부(212, 213)의 탈착으로 인한 외관 불량 및 크랙 발생을 방지하고, 적층 세라믹 커패시터의 내습 신뢰성을 향상시킬 수 있다.
추가적으로, 본 발명의 일 실시형태에 따르면, 세라믹 분말의 충전율이 높은 세라믹 페이스트(22, 23)로 마진부(212, 213)를 형성할 수 있다. 액체 상태의 세라믹 페이스트(22, 23)는 세라믹 그린시트(211)를 형성하는 세라믹 슬러리보다 세라믹 분말의 충전율 및 분산성이 높기 때문에 마진부(212, 213) 형성 시 포어(pore)가 적고 소결 치밀도가 높은 마진부(212, 213)를 구현할 수 있다. 이에 따라, 소성 후 적층 세라믹 커패시터(100)의 마진부(112, 113)는 유전체층(111)보다 치밀도가 높을 수 있다.
소성 후 마진부(112, 113)의 평균 두께는 적층 세라믹 커패시터(100)의 크기와 용량을 고려하여 임의로 변경할 수 있으며, 2μm 내지 15 μm일 수 있다. 마진부(112, 113)의 평균 두께는 적층 세라믹 커패시터(100)의 제1 및 제2 방향 단면을 주사전자현미경(SEM)으로 스캔한 이미지에서 측정될 수 있으며, 다수의 지점에서 마진부(112, 113)의 두께를 측정하여 평균값을 측정할 수 있다.
본 발명의 일 실시예에 따르면, 세라믹 페이스트(22, 23)는 세라믹 그린시트(211)를 형성하는 상기 세라믹 슬러리보다 점도가 높을 수 있다. 세라믹 페이스트(22, 23)의 점도가 높다는 것은, 세라믹 페이스트(22, 23)가 상기 세라믹 슬러리보다 세라믹 분말의 충전율이 높다는 것을 의미할 수 있다. 세라믹 페이스트(22, 23)는 세라믹 그린시트(211)를 형성하는 상기 세라믹 슬러리보다 점도가 높기 때문에 중력에 의해 적층 바디(210) 측면의 하부 영역으로 세라믹 페이스트(22, 23)가 쏠리는 것을 방지할 수 있다. 이에 따라, 적층 바디(210) 측면의 상부 및 하부 영역에 세라믹 페이스트(22, 23)를 균일하게 도포할 수 있고, 세라믹 분말의 충전율과 분산성이 뛰어난 세라믹 페이스트(22, 23)를 통해 소결 치밀도가 우수한 마진부(212, 213)를 형성할 수 있다.
종래의 세라믹 슬러리의 점도는 1,000 내지 3,000CPS(10rpm)의 범위를 가졌으나, 본 발명의 일 실시형태에 따른 세라믹 페이스트(22, 23)의 점도는 20,000 내지 40,000CPS(10rpm)일 수 있다. 세라믹 페이스트(22, 23)의 점도가 상기 범위 내에 속하는 경우, 높은 점도로 인해 종래의 제조 방법으로는 적층 바디(210)의 측면에 세라믹 페이스트(22, 23)를 도포하기 곤란할 수 있다. 이에 따라 세라믹 적층체(220)의 상부에서 하부로 흘려 보내는 단계를 포함함으로써 적층 바디(210)의 측면에 도포될 수 있다. 이로써 소성 후 마진부(112, 113)의 치밀도가 높은 적층 세라믹 커패시터(100)를 구현할 수 있다.
본 발명의 일 실시예에 따르면, 마진부(212, 213)를 형성하는 단계는 세라믹 페이스트(22, 23)를 절단된 세라믹 적층체(220)의 하부에서 흡인하는 단계를 더 포함할 수 있다. 보다 구체적으로는, 세라믹 적층체(220)를 절단함에 따라 형성된 복수 개의 적층 바디(210) 사이에 흡인 장치(300)를 배치해 세라믹 페이스트(22, 23)를 흡인할 수 있다. 세라믹 분말의 충전율이 높아 점도가 높은 세라믹 페이스트(22, 23)의 경우, 중력만으로 적층 바디(210) 측면의 상부에서 하부로 흘러 내리지 않을 수 있다. 이때, 적층 바디(210)의 측면에 균일한 두께로 세라믹 페이스트(22, 23)를 도포하기 위하여 흡인 장치(300)로 세라믹 페이스트(22, 23)를 흡인하는 단계를 더 포함할 수 있다.
이때, 도 6a를 참조하면, 마진부(212, 213)를 형성하는 단계는 세라믹 적층체(220)를 절단하여 형성된 복수의 적층 바 상태의 적층 바디(210)를 마련하고, 세라믹 페이스트(22, 23)를 적층 바디(210) 측면의 상부에서 하부로 흘려 보내 적층 바 상태의 적층 바디(210)에 도포하는 방법으로 수행될 수 있다. 복수의 적층 바 상태의 적층 바디(210)는 세라믹 적층체(220)를 상기 C1-C1 절단선을 따라 절단함으로써 형성될 수 있다.
또한, 도 6b를 참조하면, 마진부(212, 213)를 형성하는 단계는 세라믹 적층체(220)를 절단하여 형성된 복수의 적층 칩 상태의 적층 바디(210)를 마련하고, 세라믹 페이스트(22, 23)를 적층 바디(210) 측면의 상부에서 하부로 흘려 보내 적층 칩 상태의 적층 바디(210)에 도포하는 방법으로 수행될 수 있다. 복수의 적층 칩 상태의 적층 바디(210)는 세라믹 적층체(220)를 상기 C1-C1 및 C2-C2 절단선을 따라 절단함으로써 형성될 수 있다.
이후, 절단된 복수의 적층 바디(210)를 소성함으로써 유전체층(111) 및 내부전극(121, 122)을 포함하는 세라믹 바디(110)를 형성할 수 있다. 또한, 세라믹 바디(110)에서, 제1 및 제2 내부전극(121, 122)이 번갈아 노출되는 세라믹 바디(110)의 제5 면 및 제6 면 (5, 6)에 제1 및 제2 외부전극(131, 132)을 형성할 수 있다. 제1 및 제2 외부전극(131, 132)은 외부전극용 도전성 페이스트에 세라믹 바디(110)를 디핑(Dipping)하고 소성하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니고 시트를 부착 또는 전사하는 방법 혹은 무전해 도금법 또는 스퍼터링 공법을 이용하여 외부전극(131, 132)을 형성할 수도 있다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 다른 실시형태에 따르면, 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부전극(121, 122)을 포함하는 세라믹 바디(110)와, 세라믹 바디(110)의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부(112, 113) 및 상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부전극(121, 122)과 접속된 외부전극(131, 132) 을 포함하며, 상기 마진부(112, 113)는 상기 유전체층(111)보다 치밀도가 높은 적층 세라믹 커패시터(100)를 제공한다.
세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
세라믹 바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
내부전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 제1 내부전극(121)과 제2 내부전극(122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 세라믹 바디(110)의 제5 및 제6 면(5,6)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
외부전극(131, 132)은 세라믹 바디(110) 외부에 형성되어 내부전극(121,122)과 연결되며, 구체적으로, 세라믹 바디(110)에서 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)에 각각 배치된 제1 및 제2 외부전극(131, 132)을 포함할 수 있다. 이에 따라, 제1 외부전극(131)은 세라믹 바디(110)의 제5 면(5)을 통해 노출되는 복수의 제1 내부전극(121)과 연결될 수 있으며, 제2 외부전극(132)은 세라믹 바디(110)의 제6 면(6)을 통해 노출되는 복수의 제2 내부전극(122)과 연결될 수 있다.
이때, 외부전극(131, 132)은 도전성 금속 및 유리를 포함하는 소성 전극일 수 있으며, 상기 도전성 금속은 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 외부전극(131, 132)은 복수의 층으로 이루어질 수 있으며, 외부전극(131, 132) 상에는 도금층이 배치될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)의 실장 특성을 향상시키는 역할을 수행할 수 있다.
상기 도금층은 Ni, Sn, Cu, Pd 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 복수의 층으로 이루어질 수도 있다. 특히, 외부전극(131, 132) 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층 및 주석(Sn) 도금층을 포함할 수 있다.
마진부(112, 113)는 세라믹 바디(110)의 제2 방향으로 대향하는 제3 및 제4 면(3, 4)에 각각 배치되는 제1 마진부(112) 및 제2 마진부(113)를 포함하며, 상부 및 하부 커버부(114, 115)와 함께 물리적 또는 화학적 스트레스에 의한 내부전극(121, 122)의 손상을 방지하는 역할을 할 수 있다.
이때, 마진부(112, 113)는 유전체층(111)보다 치밀도가 높을 수 있다. 또한, 마진부(112, 113)는 상부 및 하부 커버부(114, 115)보다 치밀도가 높을 수 있다. 치밀도를 측정하는 방법의 일 예로서, 세라믹 바디(110)의 제1 방향 및 제2 방향 단면을 주사전자현미경(SEM)으로 촬영하고, 상기 주사전자현미경(SEM) 이미지를 시그마 스캔 프로(SigmaScan Pro) 등의 컴퓨터 프로그램을 사용하여 마진부(112, 113)의 전체 면적 대비 포어(pore)의 면적을 제외한 유전체 면적 비율을 측정하여 치밀도를 측정할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
마진부(112, 113)는 세라믹 분말의 충전율이 높은 세라믹 페이스트를 소성함으로써 형성되고, 유전체층(111)은 상기 세라믹 페이스트보다 세라믹 분말의 충전율이 낮은 세라믹 그린시트를 소성함으로써 형성되므로, 마진부(112, 113)는 유전체층(111)보다 소결 치밀도가 높을 수 있다.
이때, 마진부(112, 113)와 세라믹 바디(110)의 경계면에서의 치밀도는 98% 이상일 수 있다. 이로써 마진부(112, 113)와 세라믹 바디(110) 사이의 경계로부터 외부 수분이 침투하는 것을 방지하여 내습 신뢰성이 우수한 적층 세라믹 커패시터(100)를 제공할 수 있다. 상기 경계면에서의 치밀도를 측정하는 방법의 일 예로서, 세라믹 바디(110)의 제1 방향 및 제2 방향 단면에서 마진부(112, 113)와 세라믹 바디(110)가 접하는 면을 기준으로, 제1 방향으로의 길이×제2 방향으로의 길이=10μm×10μm 의 영역에서 측정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 전술한 바와 같이, 마진부(112, 113)와 세라믹 바디(110)의 경계면에서 치밀도는 세라믹 바디(110)의 제1 방향 및 제2 방향 단면을 주사전자현미경(SEM)으로 촬영하고, 상기 주사전자현미경(SEM) 이미지를 시그마 스캔 프로(SigmaScan Pro) 등의 컴퓨터 프로그램을 사용함으로써 측정될 수 있다. 이때, 복수의 상기 제1 방향 및 제2 방향 단면에서 치밀도를 측정하여 평균값을 구하면, 마진부(112, 113)와 세라믹 바디(110)의 경계면에서의 치밀도를 더욱 일반화할 수 있다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)의 일 실시예들과 마찬가지의 구성을 가질 수 있다. 따라서, 상술한 본 발명의 일 실시형태와 중복되는 설명을 생략하도록 한다.
실시예
내부전극 패턴(221, 222)이 형성된 세라믹 그린시트(211)를 적층하여 세라믹 적층체(220)를 형성한 후, 상기 세라믹 적층체를 절단하여 복수 개의 적층 바디(210)를 형성하고, 적층 바디(210)의 측면에 마진부(212, 213)를 형성하였다. 이후, 적층 바디(210)를 400℃ 이하, 질소 분위기에서 가소 공정을 거쳐 소성온도 1250℃ 이하, 수소농도 1% H2　이하 조건에서 소성하여 유전체층(111) 및 내부전극(121, 122)을 포함하는 세라믹 바디(110)를 마련하였다.
이때, 세라믹 페이스트(22, 23)를 절단된 세라믹 적층체(220)의 상부에서 하부로 흘려 보내는 본 발명의 실시형태에 따라 제조된 실시예와, 종래와 같이 세라믹 그린시트를 부착하여 마진부 형성한 비교예의 내습 신뢰성 및 치밀도를 측정하였다. 이때, 내습 신뢰성 평가는 1 내지 2Vr, 8585 조건(85℃, 상대습도 85%)에서 수행하였다.
도 7a는 비교예의 내습 신뢰성을 평가한 그래프이며, 도 7b는 실시예의 내습 신뢰성을 평가한 그래프이다. 도 7a 및 7b에 따르면, 비교예의 경우 내습 신뢰성에 문제가 발생한 것을 알 수 있으며, 실시예의 경우 내습 신뢰성이 우수한 것을 확인할 수 있다.
도 8a는 비교예의 세라믹 바디(110)를 제1 방향 및 제2 방향으로 절단한 단면에서, 마진부(112, 113)와 세라믹 바디(110)의 경계면 일부를 주사전자현미경(SEM)으로 촬영한 이미지이고, 도 8b는 실시예의 세라믹 바디(110)를 제1 방향 및 제2 방향으로 절단한 단면에서, 마진부(112, 113)와 세라믹 바디(110)의 경계면 일부를 주사전자현미경(SEM)으로 촬영한 이미지이다.
이후, 상기 주사전자현미경(SEM) 이미지를 시그마 스캔 프로(SigmaScan Pro) 프로그램을 사용하여 마진부(112, 113)와 세라믹 바디(110)의 경계면에서, 포어(pore)를 제외한 유전체 면적의 비율을 측정함으로써 마진부(112, 113)와 세라믹 바디(110)의 경계면에서의 치밀도를 측정하였다. 치밀도는 실시예 및 비교예 각각 3개의 샘플에서 측정되었으며, 마진부(112, 113)와 세라믹 바디(110)가 접하는 면을 기준으로 제1 방향으로의 길이×제2 방향으로의 길이=10μm×10μm의 영역에서 측정되었다.
비교예의 경우 마진부(112, 113)와 세라믹 바디(110)의 경계면에서의 치밀도의 평균값이 97.4%였으며, 실시예의 경우 마진부(112, 113)와 세라믹 바디(110)의 경계면에서의 치밀도의 평균값이 98.92%인 것을 확인하였다. 이에 따라, 실시예에서 마진부(112, 113)와 세라믹 바디(110)의 경계면에서의 치밀도가 개선되는 것을 확인하였다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 바디
112: 제1 마진부
113: 제2 마진부
114: 상부 커버부
115: 하부 커버부
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
211: 세라믹 그린시트
221: 제1 내부전극 패턴
222: 제2 내부전극 패턴
210: 적층 바디
220: 세라믹 적층체
22, 23: 세라믹 페이스트
300: 흡인 장치

Claims (12)

  1. 복수 개의 내부전극 패턴이 소정의 간격을 두고 형성된 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트를 제1 방향으로 다수 적층하여 세라믹 적층체를 형성하는 단계;
    상기 내부전극 패턴의 말단이 상기 제1 방향과 수직한 제2 방향으로 노출된 측면을 갖도록 상기 세라믹 적층체를 절단하는 단계;
    상기 내부전극 패턴의 말단이 노출된 측면에 마진부를 형성하는 단계; 및
    상기 절단된 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하고,
    상기 마진부를 형성하는 단계는 세라믹 페이스트를 상기 절단된 세라믹 적층체의 상부에서 하부로 흘려 보내는 단계를 포함하는 적층 세라믹 커패시터의 제조 방법.
  2. 제1항에 있어서,
    상기 세라믹 페이스트는 상기 세라믹 그린시트를 형성하는 세라믹 슬러리보다 점도가 높은 적층 세라믹 커패시터의 제조 방법.
  3. 제1항에 있어서,
    상기 마진부를 형성하는 단계는 상기 세라믹 페이스트를 상기 절단된 세라믹 적층체의 하부에서 흡인하는 단계;를 더 포함하는 적층 세라믹 커패시터의 제조 방법.
  4. 제1항에 있어서,
    상기 마진부는 상기 유전체층보다 치밀도가 높은 적층 세라믹 커패시터의 제조 방법.
  5. 제1항에 있어서,
    상기 마진부를 형성하는 단계는 상기 세라믹 적층체를 절단하여 형성된 복수의 적층 바 상태에서 수행되는 적층 세라믹 커패시터의 제조 방법.
  6. 제1항에 있어서,
    상기 마진부를 형성하는 단계는 상기 세라믹 적층체를 절단하여 형성된 복수의 적층 칩 상태에서 수행되는 적층 세라믹 커패시터의 제조 방법.
  7. 제1항에 있어서,
    상기 마진부의 평균 두께는 2μm 내지 15μm인 적층 세라믹 커패시터의 제조 방법.
  8. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.4μm 이하인 적층 세라믹 커패시터의 제조 방법.
  9. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 적층된 복수의 내부전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 상기 제1 방향에 수직한 제2 방향으로 대향하는 양 면에 배치되는 마진부; 및
    상기 제1 방향 및 제2 방향에 수직한 제3 방향으로 대향하는 양 면에 배치되고, 상기 내부전극과 접속된 외부전극;을 포함하며,
    상기 마진부는 상기 유전체층보다 치밀도가 높은 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 마진부와 세라믹 바디의 경계면에서의 치밀도는 98% 이상인 적층 세라믹 커패시터.
  11. 제9항에 있어서,
    상기 마진부의 평균 두께는 2μm 내지 15μm인 적층 세라믹 커패시터.
  12. 제9항에 있어서,
    상기 유전체층의 평균 두께는 0.4μm 이하인 적층 세라믹 커패시터.

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230090738A (ko) * 2021-12-15 2023-06-22 삼성전기주식회사 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016688A (ja) 2017-07-06 2019-01-31 株式会社村田製作所 積層セラミック電子部品の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101108958B1 (ko) * 2003-02-25 2012-01-31 쿄세라 코포레이션 적층 세라믹 콘덴서 및 그 제조방법
JP2009246133A (ja) 2008-03-31 2009-10-22 Tdk Corp 電子部品の製造方法
KR101124091B1 (ko) * 2009-12-10 2012-03-20 삼성전기주식회사 적층 세라믹 커패시터
JP5271377B2 (ja) * 2011-04-18 2013-08-21 太陽誘電株式会社 積層セラミックコンデンサ
JP6439551B2 (ja) * 2014-05-21 2018-12-19 株式会社村田製作所 積層セラミックコンデンサ
KR101884392B1 (ko) 2015-03-30 2018-08-02 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서
JP6436921B2 (ja) 2015-03-30 2018-12-12 太陽誘電株式会社 積層セラミックコンデンサ
JP6500801B2 (ja) 2016-02-18 2019-04-17 株式会社村田製作所 電子部品の製造方法
JP6745700B2 (ja) * 2016-10-17 2020-08-26 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
KR102381271B1 (ko) * 2018-07-26 2022-03-30 삼성전기주식회사 적층 세라믹 커패시터
KR102597153B1 (ko) * 2018-08-03 2023-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102497972B1 (ko) * 2018-08-09 2023-02-09 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102121580B1 (ko) * 2018-10-02 2020-06-10 삼성전기주식회사 적층 세라믹 커패시터
JP2020057738A (ja) 2018-10-04 2020-04-09 株式会社村田製作所 電子部品、回路基板、および電子部品の回路基板への実装方法
JP2020068227A (ja) 2018-10-22 2020-04-30 株式会社村田製作所 積層セラミック電子部品
JP2020167198A (ja) 2019-03-28 2020-10-08 株式会社村田製作所 積層セラミックコンデンサ
KR20190116113A (ko) * 2019-06-21 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20190116119A (ko) * 2019-07-01 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102262902B1 (ko) * 2019-08-23 2021-06-09 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20210055987A (ko) * 2019-11-08 2021-05-18 삼성전기주식회사 적층 세라믹 커패시터
JP2021082685A (ja) * 2019-11-18 2021-05-27 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR102414829B1 (ko) * 2020-07-29 2022-06-30 삼성전기주식회사 적층 세라믹 커패시터
KR20220063555A (ko) * 2020-11-10 2022-05-17 삼성전기주식회사 적층 세라믹 커패시터
KR20220090988A (ko) * 2020-12-23 2022-06-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 실장 기판
KR20230090738A (ko) * 2021-12-15 2023-06-22 삼성전기주식회사 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016688A (ja) 2017-07-06 2019-01-31 株式会社村田製作所 積層セラミック電子部品の製造方法

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