KR20220063555A - 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터 Download PDF

Info

Publication number
KR20220063555A
KR20220063555A KR1020200149551A KR20200149551A KR20220063555A KR 20220063555 A KR20220063555 A KR 20220063555A KR 1020200149551 A KR1020200149551 A KR 1020200149551A KR 20200149551 A KR20200149551 A KR 20200149551A KR 20220063555 A KR20220063555 A KR 20220063555A
Authority
KR
South Korea
Prior art keywords
cover layer
cover
margin
layer
disposed
Prior art date
Application number
KR1020200149551A
Other languages
English (en)
Inventor
권병찬
홍기표
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020200149551A priority Critical patent/KR20220063555A/ko
Priority to US17/487,441 priority patent/US11894197B2/en
Priority to CN202111305089.9A priority patent/CN114464451A/zh
Publication of KR20220063555A publication Critical patent/KR20220063555A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1236—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates
    • H01G4/1245—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates containing also titanates

Abstract

본 발명의 일 실시형태는, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하며, 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제1면 상에 배치되고, 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 세라믹 바디의 제2면 상에 배치되고, 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 제3 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제2 방향의 양면에 각각 배치되는 제1 및 제2 마진부 및 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하고, 상기 제1 및 제2 커버부는 각각 상기 제1 및 제2 내부 전극 중 최외측에 배치된 내부 전극에 인접한 제1 커버층과 상기 제1 커버층 상에 배치되는 제2 커버층을 포함하고, 상기 제1 커버층과 제2 커버층이 접하는 계면을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터 {MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
종래에는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하였다. 하지만 이경우, 수십 내지 수백층의 유전체층을 적층하게 되면 유전체층이 단차를 메우기 위하여 연신하게 되며, 내부 전극도 함께 휘게 된다. 내부 전극이 휘게 되면 해당 부분에서 내전압 특성(BDV; Breakdown Voltage)이 감소하는 문제가 발생하게 된다.
이를 해결하기 위해, 시트 형태의 마진부를 별도로 준비하여 부착하는 방법이 최근 사용되고 있다. 하지만 별도로 제작한 시트를 부착하여 마진부를 형성할 경우, 마진부와 세라믹 바디 사이에서 딜라미네이션이 발생하는 문제점이 있다.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 향상된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 여러 목적 중 하나는 기계적 강도가 향상된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 실시형태는, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하며, 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제1면 상에 배치되고, 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 세라믹 바디의 제2면 상에 배치되고, 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 제3 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제2 방향의 양면에 각각 배치되는 제1 및 제2 마진부 및 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하고, 상기 제1 및 제2 커버부는 각각 상기 제1 및 제2 내부 전극 중 최외측에 배치된 내부 전극에 인접한 제1 커버층과 상기 제1 커버층 상에 배치되는 제2 커버층을 포함하고, 상기 제1 커버층과 제2 커버층이 접하는 계면을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 커패시터의 내습 신뢰성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 커패시터의 기계적 강도를 향상시킬 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 II-II'에 따른 단면도이다.
도 5는 도 4의 변형 형태를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 7은 도 6의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 8은 도 6의 I-I'에 따른 단면도이다.
도 9는 도 6의 II-II'에 따른 단면도이다.
도 10은 도 9의 변형 형태를 나타내는 단면도이다.
도 11은 종래 구조에서 딜라미네이션이 발생한 커버부를 촬영한 사진이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
본 발명은 적층 세라믹 커패시터에 관한 것이다. 도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 도면이다. 도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하며, 제1 방향(X 방향)으로 서로 대향하는 제1면(S1) 및 제2면(S2), 제2 방향(Y 방향)으로 서로 대향하는 제3면(S3) 및 제4면(S4) 및 제3 방향(Z 방향)으로 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함하는 세라믹 바디(110); 및 상기 세라믹 바디(110)의 제1면(S1) 상에 배치되고, 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131) 및 상기 세라믹 바디(110)의 제2면(S2) 상에 배치되고, 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다.
이 때, 상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층된 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제2 방향(Y 방향)의 양면에 각각 배치되는 제1 및 제2 마진부(114, 115) 및 상기 용량부, 제1 마진부(114) 및 제2 마진부(115)의 제3 방향(Z 방향)의 양면에 각각 배치되는 제1 커버부(112) 및 제2 커버부(113)를 포함하고, 상기 제1 및 제2 커버부(112, 113)는 각각 상기 제1 및 제2 내부 전극(121, 122) 중 최외측에 배치된 내부 전극에 인접한 제1 커버층(112a, 113a)과 상기 제1 커버층(112a, 113a) 상에 배치되는 제2 커버층(112b, 113b)을 포함하고, 상기 제1 커버층(112a, 113a)과 제2 커버층(112b, 113b)이 접하는 계면을 포함할 수 있다.
상기 실시예의 세라믹 바디(110)에서, 용량부, 제1 마진부(114) 및 제2 마진부(115)의 제3 방향(Z 방향)의 양면에 제1 커버부(112) 및 제2 커버부(113)가 배치된다는 것은, 상기 용량부의 제2 방향(Y 방향)의 양면에 제1 마진부(114) 및 제2 마진부(115)가 먼저 부착된 후, 상기 용량부, 제1 커버부(112) 및 제2 커버부(113)가 부착된 구조를 의미할 수 있다.
도 11은 종래 기술의 적층 세라믹 커패시터의 XY 단면을 촬영한 사진이다. 종래의 적층 세라믹 커패시터는 용량부의 상하에 커버부를 부착한 후, 상기 용량부 및 커버부의 양 측면을 덮도록 마진부를 부착한 구조를 사용하였다. 이 경우, 제조 공정에서 마진부가 벌어지는 문제가 발생할 수 있다. 도 11은 이와 같이 마진부가 벌어진 적층 세라믹 커패시터의 경우를 보여준다. 도를 참조하면 마진부에서 딜라미네이션이 발생하는 경우 외부의 수분 등에 내부 전극이 바로 노출된다.
반면 본 발명은 용량부에 마진부를 먼저 부착한 후 커버부를 부착한 구조를 가지고 있다. 제1 마진부(114) 및 제2 마진부(115)가 부착된 용량부의 제3 방향(X 방향)의 양면에 제1 및 제2 커버부(112, 113)를 부착한 구조는 상기 제1 커버부(112) 및 제2 커버부(113)가 상기 용량부, 제1 마진부(114) 및 제2 마진부(115)의 제3 방향(Z 방향)의 양 면을 각각 덮도록 배치된 구조를 의미할 수 있다. 이와 같이 커버부가 나중에 부착된 구조는, 부착 부위에서 딜라미네이션이 발생하더라도 커버부가 먼저 분리되기 때문에 내부 전극이 바로 노출되지 않을 수 있다. 즉, 본 실시예의 형태는 종래의 구조에 비해 내습 신뢰성을 크게 향상시킬 수 있다.
본 실시예에서, 세라믹 바디(110)의 제1 커버부(112) 및 제2 커버부(113)는 제1 커버층(112a, 113a)과 제2 커버층(112b, 113b)이 접하는 계면을 포함할 수 있다. 본 명세서에서 「계면」이란, 서로 접하는 두 개의 층이 서로 구별 가능한 상태인 면을 의미할 수 있다. 상기 구별 가능한 상태는 물리적 및/또는 화학적 차이로 인해 두 개의 층의 성질이 다른 상태를 의미할 수 있다. 즉, 상기 제1 커버층(112a, 113a)과 제2 커버층(112b, 113b)은 서로 물리적 및/또는 화학적 성질이 상이할 수 있다. 본 발명에 따른 적층 세라믹 커패시터는 서로 성질이 상이한 제1 커버층(112a, 113a)과 제2 커버층(112b, 113b)을 포함하여 딜라미네이션을 방지할 수 있고, 제품의 기계적 신뢰성을 향상시킬 수 있다. 제1 상기 계면은 주사전자현미경(SEM: Scanning Electron Microscope) 등을 통해 시각적으로 확인이 가능할 수 있으나 이에 제한되는 것은 아니며, 시각적으로 확인이 어려운 경우 제1 커버층과 제2 커버층의 물성 분석을 통해 확인이 가능할 수 있다.
본 발명의 일 실시예에서, 세라믹 바디(110)는 용량부, 제1 커버부(112), 제2 커버부(113), 제1 마진부(114) 및 제2 마진부(115)를 포함할 수 있다.
상기 세라믹 바디(100)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 따른 적층 세라믹 커패시터의 용량부는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 용량부를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 전술한 주성분 및 부성분을 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1면(S1)으로 제1 내부 전극(121)이 노출되고, 제2면(S2)으로 제2 내부 전극(122)이 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 예시에 따른 적층 세라믹 커패시터는 세라믹 바디(110)의 외부 면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다.
제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속을 포함할 수 있다. 상기 도전성 금속은 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속 일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 용량부, 제1 마진부(114) 및 제2 마진부(115)의 제3 방향(Z 방향)의 양면에 배치되는 제1 커버부(112) 및 제2 커버부(122)를 포함하고, 상기 제1 및 제2 커버부(112, 113)는 각각 제1 및 제2 내부 전극(121, 122) 중 최외측에 배치된 내부 전극에 인접한 제1 커버층(112a, 113a)과 상기 제1 커버층(112a, 113a) 상에 배치되는 제2 커버층(112b, 113b)을 포함할 수 있다.
상기 제1 커버층(112a, 113a) 및 제2 커버층(112b, 113b)은 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 제1 커버층(112a, 113a) 및 제2 커버층(112b, 113b)는 단일 유전체층 또는 2 개 이상의 유전체층을 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제2 커버층(112b, 113b)의 평균 밀도는 제1 커버층(112a, 113a)의 평균 밀도 보다 큰 값을 가질 수 있다. 본 명세서에서 「평균 밀도」는 서로 다른 임의의 5곳에서 채취한 시료의 밀도의 평균을 의미할 수 있으며, 예를 들어 METTLER TOLEDO 사 제 밀도 측정기 Density meter Excellence D6 등을 이용하여 측정한 값일 수 있다. 본 발명에 따른 적층 세라믹 커패시터(100)는 제2 커버층(112b, 113b)의 평균 밀도가 제1 커버층(112a, 113a)의 평균 밀도 보다 높은 소재를 사용함으로써 소결 과정에서 발생할 수 있는 소성 미스매치에 의한 크랙 등을 방지할 수 있어 신뢰성을 향상시킬 수 있다. 또한, 상기 제2 커버층(112b, 113b)의 평균 밀도가 제1 커버층(112a, 113a)의 평균 밀도 보다 크게 제어하여 외부로 노출되는 유전체층이 더 높은 강도를 가짐으로써 내습 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시예에서, 본 발명의 커버부(112, 113)에 포함되는 제2 커버층(112b, 113b)의 두께는 상기 커버부(112, 113)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다. 상기 제2 커버층(112b, 113b)의 최대 두께는 상기 커버부(112, 113)의 최대 두께의 70% 이하, 65% 이하, 60% 이하, 55% 이하 또는 50% 이하일 수 있다. 상기 제2 커버층(112b, 113b)은 제1 커버층(112a, 113a)에 비해 큰 밀도를 가지므로, 상기 범위의 두께를 이용하여 충분한 내습 신뢰성을 확보할 수 있다. 반면 상기 제2 커버층(112b, 113b)의 최대 두께가 너무 얇은 경우 목적하는 내습 신뢰성의 확보가 어려울 수 있으며, 너무 두꺼운 두께를 가질 경우 소성 과정에서의 미스 매치를 보정하기 어려울 수 있다,
본 발명의 일 실시형태에 따르면, 상기 제2 커버층(112b, 113b)에 포함된 유전체 그레인의 평균 입경은 제1 커버층(112a, 113a)이 포함하는 유전체 그레인의 평균 입경보다 클 수 있다. 본 명세서에서 그레인의 「평균 입경」은 적층 세라믹 커패시터의 XZ 단면의 임의의 5곳을 주사전자현미경(SEM, Jeol사의 JSM-7400F)으로 촬영한 후, 이미지 분석 프로그램(Mediacybernetics社의 이미지프로 플러스 ver 4.5)을 이용하여 계산한 X축 방향의 길이의 평균값을 의미할 수 있다.
소성 과정시, 유전체에서는 입성장과 치밀화가 동시에 일어나기 때문에 치밀도가 높아질수록 입성장 역시 증가하여 입자 크기가 증가하게 된다. 반대로, 치밀도가 낮은 경우에는 입성장 역시 저해되어 입자 크기가 감소하게 된다. 따라서, 유전체의 밀도가 상대적으로 높은 제2 커버층(112b, 113b) 내에 포함된 유전체 그레인의 평균 입경이 제1 커버층(112a, 113a) 내에 포함된 유전체 그레인의 평균 입경보다 큰 특징을 갖는다. 이로 인하여, 소성 미스매치 개선 및 내습 신뢰성 향상의 효과를 얻을 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 커패시터(100)의 제1 커버층(112a, 113a) 및 제2 커버층(112b, 113b)은 용량부(A)의 유전체층(111)과 유사한 조성의 세라믹 성분을 주성분으로 포함할 수 있다. 본 명세서에서 「주성분」이란, 다른 성분에 비하여 상대적으로 많은 중량 비율을 차지하는 성분을 의미할 수 있으며, 전체 조성물 또는 전체 유전체층의 중량을 기준으로 50 중량% 이상인 성분을 의미할 수 있다. 또한 「부성분」이란, 다른 성분에 비하여 상대적으로 적은 중량 비율을 차지하는 성분을 의미할 수 있으며, 전체 조성물 또는 전체 유전체층의 중량을 기준으로 50 중량% 미만인 성분을 의미할 수 있다.
상기 주성분은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분일 수 있다. 상기 주성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 주성분은 BaTiO3가 될 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 커패시터의 제1 및 제2 커버부(112, 113)는 부성분으로 소디움(Na), 리튬(Li) 및 보론(B)으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 이 때, 상기 제1 및 제2 커버부(112, 113)의 제2 커버층(112b, 113b)가 포함하는 Na, Li 및/또는 B의 함량은 제1 커버층(112a, 113a)이 포함하는 Na, Li 및/또는 B의 함량보다 많을 수 있다. 상기 커버부(112, 113)의 제2 커버층(112b, 113b)이 포함하는 Na, Li 및/또는 B의 함량은 제1 커버층(112a, 113a)이 포함하는 Na, Li 및/또는 B의 함량보다 많도록 조절함으로써, 상기 커버부(112, 113)의 제2 커버층(112b, 113b)의 치밀도를 향상시켜 내습 특성을 개선할 수 있다.
본 발명의 다른 예시에서, 본 발명에 따른 적층 세라믹 커패시터의 제1 및 제2 커버부(112, 113)는 부성분으로 마그네슘(Mg)을 포함할 수 있다. 이 때, 상기 제1 및 제2 커버부(112, 113)의 제1 커버층(112a, 113a)이 포함하는 마그네슘(Mg)은 제2 커버층(112b, 113b)이 포함하는 마그네슘(Mg)의 함량보다 많을 수 있다. 상기 커버부(112, 113)의 제1 커버층(112a, 113a)이 포함하는 마그네슘(Mg)의 함량은 제2 커버층(112b, 113b)이 포함하는 마그네슘(Mg)의 함량보다 많도록 조절함으로써, 상기 커버부(112, 113)의 제2 커버층(112b, 113b)이 제1 커버층(112a, 113a) 보다 높은 치밀도를 가지도록 하여 내습 특성을 개선할 수 있다.
본 발명의 일 변형 형태에 따르면, 본 발명의 적층 세라믹 커패시터(100)에 포함되는 제1 마진부(114) 및 제2 마진부(115)는 각각 제1 또는 제2 내부 전극(121, 221)에 인접한 제1 마진층(114a, 115a)과 상기 제1 마진층(114a, 115a) 상에 배치되는 제2 마진층(114b, 115b)을 포함하고, 상기 제1 마진층(114a, 115a)과 제2 마진층(114b, 115b)이 접하는 계면을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제2 마진층(114b, 115b)의 평균 밀도는 제1 마진층(114a, 115a)의 평균 밀도 보다 큰 값을 가질 수 있다.
본 발명의 일 실시예에서, 본 발명의 제1 및 제2 마진부(114, 115)에 포함되는 제2 마진층(114b, 115b)의 두께는 상기 마진부(114, 115)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 마진층(114b, 115b)에 포함된 유전체 그레인의 평균 입경은 제1 마진층(114a, 115a)이 포함하는 유전체 그레인의 평균 입경보다 클 수 있다. 상기 제1 마진층(114a, 115a) 및 제2 마진층(114b, 115b)의 계면, 평균 밀도, 두께, 평균 입경, 주성분 및 부성분 등에 대한 설명은 제1 커버층(112a, 113a) 및 제2 커버층(112b, 113b)과 동일하므로 생략하기로 한다.
본 발명의 다른 실시형태에서, 본 발명에 따른 적층 세라믹 커패시터(200)는 제2 커버층(212b, 213b) 상에 배치되는 제3 커버층(212c, 213c)을 추가로 포함할 수 있다. 도 6 내지 도 10은 본 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 도면이다. 도 6 내지 도 10을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터(200)는 유전체층(211) 및 상기 유전체층(211)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(221) 및 제2 내부 전극(222)을 포함하며, 제1 방향(X 방향)으로 서로 대향하는 제1면(S1) 및 제2면(S2), 제2 방향(Y 방향)으로 서로 대향하는 제3면(S3) 및 제4면(S4) 및 제3 방향(Z 방향)으로 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함하는 세라믹 바디(210); 및 상기 세라믹 바디(210)의 제1면(S1) 상에 배치되고, 상기 제1 내부 전극(221)과 연결되는 제1 외부 전극(231) 및 상기 세라믹 바디(210)의 제2면(S2) 상에 배치되고, 상기 제2 내부 전극(222)과 연결되는 제2 외부 전극(232);을 포함할 수 있다.
또한, 상기 세라믹 바디(210)는 상기 유전체층(211)을 사이에 두고 제3 방향(Z 방향)으로 적층된 제1 내부 전극(221) 및 제2 내부 전극(222)을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제2 방향(Y 방향)의 양면에 각각 배치되는 제1 및 제2 마진부(214, 215) 및 상기 용량부, 제1 마진부(214) 및 제2 마진부(215)의 제3 방향(Z 방향)의 양면에 각각 배치되는 제1 커버부(212) 및 제2 커버부(213)를 포함하고, 상기 제1 및 제2 커버부(212, 213)는 각각 상기 제1 및 제2 내부 전극(221, 222) 중 최외측에 배치된 내부 전극에 인접한 제1 커버층(212a, 213a), 상기 제1 커버층(212a, 213a) 상에 배치되는 제2 커버층(212b, 213b) 및 상기 제2 커버층(212b, 213b) 상에 배치되는 제3 커버층(212c, 213c)을 포함하고, 상기 제1 커버층(212a, 213a)과 제2 커버층(212b, 213b)이 접하는 계면 및 상기 제2 커버층(212b, 213b)과 제3 커버층(212c, 213c)이 접하는 계면을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제1 커버층(212a, 213a), 제2 커버층(212b, 213b) 및 제3 커버층(212c, 213c) 중 제3 커버층(212c, 213c)의 평균 밀도가 가장 높을 수 있다. 즉, 제3 커버층(212c, 213c)의 평균 밀도가 제2 커버층(212b, 213b)의 평균 밀도 보다 클 수 있다. 제3 커버층(212c, 213c)의 평균 밀도는 전술한 부성분 등의 함량에 의해 조절될 수 있으며, 제3 커버층(212c, 213c)의 부성분 함량 등은 평균 밀도의 크기의 순서에 따라 상대적으로 정해질 수 있다.
본 발명의 일 실시예에서, 본 발명의 커버부(212, 213)에 포함되는 제3 커버층(212c, 213c)의 두께는 상기 커버부(112, 113)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다. 상기 제2 커버층(212c, 213c)의 최대 두께는 상기 커버부(212, 213)의 최대 두께의 70% 이하, 65% 이하, 60% 이하, 55% 이하 또는 50% 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제1 커버층(212a, 213a), 제2 커버층(212b, 213b) 및 제3 커버층(212c, 213c) 중 제3 커버층(212c, 213c)에 포함되는 유전체 그레인의 평균 입경이 가장 클 수 있다. 즉 상기 제3 커버층(212c, 213c)에 포함된 유전체 그레인의 평균 입경은 제2 커버층(212b, 213b)이 포함하는 유전체 그레인의 평균 입경보다 클 수 있다. 상기 제3 커버층(212c, 213c)의 계면, 평균 밀도, 두께, 평균 입경, 주성분 및 부성분 등에 대한 설명은 전술한 바와 동일하므로 생략하기로 한다.
본 발명의 다른 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제2 커버층(112b, 113b)의 평균 밀도는 제1 커버층(112a, 113a)의 평균 밀도 보다 작은 값을 가질 수 있다. 본 발명에 따른 적층 세라믹 커패시터(100)는 제2 커버층(112b, 113b)의 평균 밀도가 제1 커버층(112a, 113a)의 평균 밀도 보다 낮은 소재를 사용함으로써 소결 과정에서 발생할 수 있는 소성 미스매치에 의한 크랙 등을 방지할 수 있어 신뢰성을 향상시킬 수 있다. 또한, 상기 제2 커버층(112b, 113b)의 평균 밀도가 제1 커버층(112a, 113a)의 평균 밀도 보다 낮게 제어하여 내측에 배치되는 유전체층이 더 높은 강도를 가짐으로써 커패시터의 기계적 강도를 향상시킬 수 있다.
본 발명의 일 실시예에서, 본 발명의 커버부(112, 113)에 포함되는 제2 커버층(112b, 113b)의 두께는 상기 커버부(112, 113)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다. 상기 제2 커버층(112b, 113b)의 최대 두께는 상기 커버부(112, 113)의 최대 두께의 70% 이하, 65% 이하, 60% 이하, 55% 이하 또는 50% 이하일 수 있다. 상기 제2 커버층(112b, 113b)은 제1 커버층(112a, 113a)에 비해 작은 밀도를 가지므로, 상기 범위의 두께를 가지는 경우 외력 등이 가해지더라도 상기 제2 커버층(112b, 113b)이 외력을 흡수하는 기능을 할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 커버층(112b, 113b)에 포함된 유전체 그레인의 평균 입경은 제1 커버층(112a, 113a)이 포함하는 유전체 그레인의 평균 입경보다 작을 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 커패시터의 제1 및 제2 커버부(112, 113)는 부성분으로 소디움(Na), 리튬(Li) 및 보론(B)으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 이 때, 상기 제1 및 제2 커버부(112, 113)의 제2 커버층(112b, 113b)가 포함하는 Na, Li 및/또는 B의 함량은 제1 커버층(112a, 113a)이 포함하는 Na, Li 및/또는 B의 함량보다 작을 수 있다. 상기 커버부(112, 113)의 제2 커버층(112b, 113b)이 포함하는 Na, Li 및/또는 B의 함량은 제1 커버층(112a, 113a)이 포함하는 Na, Li 및/또는 B의 함량보다 적도록 조절함으로써, 상기 커버부(112, 113)의 제1 커버층(112a, 113a)의 치밀도를 향상시켜 기계적 강도를 개선할 수 있다.
본 발명의 다른 예시에서, 본 발명에 따른 적층 세라믹 커패시터의 제1 및 제2 커버부(112, 113)는 부성분으로 마그네슘(Mg)을 포함할 수 있다. 이 때, 상기 제1 및 제2 커버부(112, 113)의 제1 커버층(112a, 113a)이 포함하는 마그네슘(Mg)은 제2 커버층(112b, 113b)이 포함하는 마그네슘(Mg)의 함량보다 작을 수 있다. 상기 커버부(112, 113)의 제1 커버층(112a, 113a)이 포함하는 마그네슘(Mg)의 함량은 제2 커버층(112b, 113b)이 포함하는 마그네슘(Mg)의 함량보다 작도록 조절함으로써, 상기 커버부(112, 113)의 제1 커버층(112a, 113a)이 제2 커버층(112b, 113b) 보다 높은 치밀도를 가지도록 하여 기계적 강도를 개선할 수 있다.
본 발명의 일 변형 형태에 따르면, 본 발명의 적층 세라믹 커패시터(100)에 포함되는 제1 마진부(114) 및 제2 마진부(115)는 각각 제1 또는 제2 내부 전극(121, 221)에 인접한 제1 마진층(114a, 115a)과 상기 제1 마진층(114a, 115a) 상에 배치되는 제2 마진층(114b, 115b)을 포함하고, 상기 제1 마진층(114a, 115a)과 제2 마진층(114b, 115b)이 접하는 계면을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제2 마진층(114b, 115b)의 평균 밀도는 제1 마진층(114a, 115a)의 평균 밀도 보다 작은 값을 가질 수 있다.
본 발명의 일 실시예에서, 본 발명의 제1 및 제2 마진부(114, 115)에 포함되는 제2 마진층(114b, 115b)의 두께는 상기 마진부(114, 115)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 마진층(114b, 115b)에 포함된 유전체 그레인의 평균 입경은 제1 마진층(114a, 115a)이 포함하는 유전체 그레인의 평균 입경보다 작을 수 있다. 상기 제1 마진층(114a, 115a) 및 제2 마진층(114b, 115b)의 계면, 평균 밀도, 두께, 평균 입경, 주성분 및 부성분 등에 대한 설명은 제1 커버층(112a, 113a) 및 제2 커버층(112b, 113b)과 동일하므로 생략하기로 한다.
본 발명의 다른 실시형태에서, 본 발명에 따른 적층 세라믹 커패시터(200)는 제2 커버층(212b, 213b) 상에 배치되는 제3 커버층(212c, 213c)을 추가로 포함할 수 있다. 도 6 내지 도 10은 본 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 도면이다. 도 6 내지 도 10을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터(200)는 유전체층(211) 및 상기 유전체층(211)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(221) 및 제2 내부 전극(222)을 포함하며, 제1 방향(X 방향)으로 서로 대향하는 제1면(S1) 및 제2면(S2), 제2 방향(Y 방향)으로 서로 대향하는 제3면(S3) 및 제4면(S4) 및 제3 방향(Z 방향)으로 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함하는 세라믹 바디(210); 및 상기 세라믹 바디(210)의 제1면(S1) 상에 배치되고, 상기 제1 내부 전극(221)과 연결되는 제1 외부 전극(231) 및 상기 세라믹 바디(210)의 제2면(S2) 상에 배치되고, 상기 제2 내부 전극(222)과 연결되는 제2 외부 전극(232);을 포함할 수 있다.
또한, 상기 세라믹 바디(210)는 상기 유전체층(211)을 사이에 두고 제3 방향(Z 방향)으로 적층된 제1 내부 전극(221) 및 제2 내부 전극(222)을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제2 방향(Y 방향)의 양면에 각각 배치되는 제1 및 제2 마진부(214, 215) 및 상기 용량부, 제1 마진부(214) 및 제2 마진부(215)의 제3 방향(Z 방향)의 양면에 각각 배치되는 제1 커버부(212) 및 제2 커버부(213)를 포함하고, 상기 제1 및 제2 커버부(212, 213)는 각각 상기 제1 및 제2 내부 전극(221, 222) 중 최외측에 배치된 내부 전극에 인접한 제1 커버층(212a, 213a), 상기 제1 커버층(212a, 213a) 상에 배치되는 제2 커버층(212b, 213b) 및 상기 제2 커버층(212b, 213b) 상에 배치되는 제3 커버층(212c, 213c)을 포함하고, 상기 제1 커버층(212a, 213a)과 제2 커버층(212b, 213b)이 접하는 계면 및 상기 제2 커버층(212b, 213b)과 제3 커버층(212c, 213c)이 접하는 계면을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제1 커버층(212a, 213a), 제2 커버층(212b, 213b) 및 제3 커버층(212c, 213c) 중 제3 커버층(212c, 213c)의 평균 밀도가 가장 낮을 수 있다. 즉, 제3 커버층(212c, 213c)의 평균 밀도가 제2 커버층(212b, 213b)의 평균 밀도 보다 작을 수 있다. 제3 커버층(212c, 213c)의 평균 밀도는 전술한 부성분 등의 함량에 의해 조절될 수 있으며, 제3 커버층(212c, 213c)의 부성분 함량 등은 평균 밀도의 크기의 순서에 따라 상대적으로 정해질 수 있다.
본 발명의 일 실시예에서, 본 발명의 커버부(212, 213)에 포함되는 제3 커버층(212c, 213c)의 두께는 상기 커버부(112, 113)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다. 상기 제2 커버층(212c, 213c)의 최대 두께는 상기 커버부(212, 213)의 최대 두께의 70% 이하, 65% 이하, 60% 이하, 55% 이하 또는 50% 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제1 커버층(212a, 213a), 제2 커버층(212b, 213b) 및 제3 커버층(212c, 213c) 중 제3 커버층(212c, 213c)에 포함되는 유전체 그레인의 평균 입경이 가장 작을 수 있다. 즉 상기 제3 커버층(212c, 213c)에 포함된 유전체 그레인의 평균 입경은 제2 커버층(212b, 213b)이 포함하는 유전체 그레인의 평균 입경보다 작을 수 있다. 상기 제3 커버층(212c, 213c)의 계면, 평균 밀도, 두께, 평균 입경, 주성분 및 부성분 등에 대한 설명은 전술한 바와 동일하므로 생략하기로 한다.
본 발명의 일 변형 형태에 따르면, 본 발명의 적층 세라믹 커패시터(100)에 포함되는 제1 마진부(114) 및 제2 마진부(115)는 각각 제1 또는 제2 내부 전극(121, 221)에 인접한 제1 마진층(114a, 115a)과 상기 제1 마진층(114a, 115a) 상에 배치되는 제2 마진층(114b, 115b)을 포함하고, 상기 제1 마진층(114a, 115a)과 제2 마진층(114b, 115b)이 접하는 계면을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 커패시터에 포함되는 제2 마진층(114b, 115b)의 평균 밀도는 제1 마진층(114a, 115a)의 평균 밀도 보다 작은 값을 가질 수 있다.
본 발명의 일 실시예에서, 본 발명의 제1 및 제2 마진부(114, 115)에 포함되는 제2 마진층(114b, 115b)의 두께는 상기 마진부(114, 115)의 최대 두께의 20% 내지 70%의 범위 내일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 마진층(114b, 115b)에 포함된 유전체 그레인의 평균 입경은 제1 마진층(114a, 115a)이 포함하는 유전체 그레인의 평균 입경보다 작을 수 있다. 상기 제1 마진층(114a, 115a) 및 제2 마진층(114b, 115b)의 계면, 평균 밀도, 두께, 평균 입경, 주성분 및 부성분 등에 대한 설명은 제1 커버층(112a, 113a) 및 제2 커버층(112b, 113b)과 동일하므로 생략하기로 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 적층 세라믹 커패시터
111, 211: 유전체층
112, 212: 제1 커버부
113, 213: 제2 커버부
114, 214: 제1 마진부
115, 215: 제2 마진부
121, 221: 제1 내부 전극
122, 222: 제2 내부 전극
131, 231: 제1 외부 전극
132, 232: 제2 외부 전극

Claims (18)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하며, 제1 방향으로 서로 대향하는 제1면 및 제2면, 제2 방향으로 서로 대향하는 제3면 및 제4면 및 제3 방향으로 서로 대향하는 제5면 및 제6면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 제1면 상에 배치되고, 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 세라믹 바디의 제2면 상에 배치되고, 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 제3 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하여 용량이 형성되는 용량부, 상기 용량부의 제2 방향의 양면에 각각 배치되는 제1 및 제2 마진부 및
    상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양면에 각각 배치되는 제1 커버부 및 제2 커버부를 포함하고,
    상기 제1 및 제2 커버부는 각각 상기 제1 및 제2 내부 전극 중 최외측에 배치된 내부 전극에 인접한 제1 커버층과 상기 제1 커버층 상에 배치되는 제2 커버층을 포함하고, 상기 제1 커버층과 제2 커버층이 접하는 계면을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 커버부 및 제2 커버부는 상기 용량부, 제1 마진부 및 제2 마진부의 제3 방향의 양 면을 각각 덮도록 배치되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 용량부의 제3 방향의 양면과 상기 제1 및 제2 마진부의 제3 방향의 양면이 같은 평면에 배치되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 커버부 및 제2 커버부의 제2 방향의 폭의 최대값과 상기 세라믹 바디의 폭의 최대값이 같은 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제2 커버층의 평균 밀도는 상기 제1 커버층의 평균 밀도 보다 큰 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제1 커버층 및 제2 커버층은 유전체 그레인을 포함하고,
    상기 제2 커버층에 포함된 유전체 그레인의 평균 입경은 제1 커버층에 포함된 유전체 그레인의 평균 입경 보다 큰 적층 세라믹 커패시터.
  7. 제5항에 있어서,
    상기 제1 커버층 및 제2 커버층은 각각 소디움(Na), 리튬(Li) 및 보론(B)으로 이루어진 군에서 선택되는 1종 이상을 포함하고,
    상기 제2 커버층의 소디움(Na), 리튬(Li) 및/또는 보론(B)의 함량은 상기 제1 커버층의 리튬(Li) 및/또는 보론(B)의 함량 보다 큰 적층 세라믹 커패시터.
  8. 제5항에 있어서,
    상기 제1 커버층 및 제2 커버층은 각각 마그네슘(Mg)을 포함하고,
    상기 제1 커버층의 마그네슘(Mg)의 함량은 상기 제2 커버층의 마그네슘(Mg)의 함량 보다 큰 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제2 커버층 상에 배치되는 제3 커버층을 추가로 포함하는 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 제1 커버층 내지 제3 커버층 중 상기 제3 커버층의 평균 밀도가 가장 높은 적층 세라믹 커패시터.
  11. 제9항에 있어서,
    상기 제3 커버층은 유전체 그레인을 포함하고,
    상기 제1 커버층 내지 제3 커버층 중 제3 커버층에 포함되는 유전체 그레인의 평균 입경이 가장 큰 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제2 커버층의 평균 밀도는 상기 제1 커버층의 평균 밀도 보다 작은 적층 세라믹 커패시터.
  13. 제12항에 있어서,
    상기 제1 커버층 및 제2 커버층은 유전체 그레인을 포함하고,
    상기 제2 커버층에 포함된 유전체 그레인의 평균 입경은 제1 커버층에 포함된 유전체 그레인의 평균 입경 보다 작은 적층 세라믹 커패시터.
  14. 제12항에 있어서,
    상기 제1 커버층 및 제2 커버층은 각각 소디움(Na), 리튬(Li) 및 보론(B)으로 이루어진 군에서 선택되는 1종 이상을 포함하고,
    상기 제2 커버층의 소디움(Na), 리튬(Li) 및/또는 보론(B)의 함량은 상기 제1 커버층의 리튬(Li) 및/또는 보론(B)의 함량 보다 작은 적층 세라믹 커패시터.
  15. 제12항에 있어서,
    상기 제1 커버층 및 제2 커버층은 각각 마그네슘(Mg)을 포함하고,
    상기 제1 커버층의 마그네슘(Mg)의 함량은 상기 제2 커버층의 마그네슘(Mg)의 함량 보다 작은 적층 세라믹 커패시터.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 마진부 및 제2 마진부는 각각 각각 상기 제1 또는 제2 내부 전극에 인접한 제1 마진층과 상기 제1 마진층 상에 배치되는 제2 마진층을 포함하고, 상기 제1 마진층과 제2 마진층이 접하는 계면을 포함하는 적층 세라믹 커패시터.
  17. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제2 커버층의 최대 두께는 상기 커버부의 최대 두께의 20% 내지 70%의 범위 내인 적층 세라믹 커패시터.
  18. 제16항에 있어서,
    상기 제2 마진층의 최대 두께는 상기 제1 및 제2 마진부의 최대 두께의 30% 내지 70%의 범위 내인 적층 세라믹 커패시터.
KR1020200149551A 2020-11-10 2020-11-10 적층 세라믹 커패시터 KR20220063555A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200149551A KR20220063555A (ko) 2020-11-10 2020-11-10 적층 세라믹 커패시터
US17/487,441 US11894197B2 (en) 2020-11-10 2021-09-28 Multilayer ceramic capacitor
CN202111305089.9A CN114464451A (zh) 2020-11-10 2021-11-05 多层陶瓷电容器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200149551A KR20220063555A (ko) 2020-11-10 2020-11-10 적층 세라믹 커패시터

Publications (1)

Publication Number Publication Date
KR20220063555A true KR20220063555A (ko) 2022-05-17

Family

ID=81405993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200149551A KR20220063555A (ko) 2020-11-10 2020-11-10 적층 세라믹 커패시터

Country Status (3)

Country Link
US (1) US11894197B2 (ko)
KR (1) KR20220063555A (ko)
CN (1) CN114464451A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116113A (ko) * 2019-06-21 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20220080289A (ko) * 2020-12-07 2022-06-14 삼성전기주식회사 적층 세라믹 전자부품
KR20230090738A (ko) * 2021-12-15 2023-06-22 삼성전기주식회사 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0754784B2 (ja) 1987-07-02 1995-06-07 ニッセイ電機株式会社 チップ形電子部品及びその製造方法
JPH09320887A (ja) 1996-06-03 1997-12-12 Matsushita Electric Ind Co Ltd 積層セラミックコンデンサ及びその製造方法
US9368281B2 (en) * 2010-08-18 2016-06-14 Taiyo Yuden Co., Ltd. Laminated ceramic electronic component
JP6439551B2 (ja) * 2014-05-21 2018-12-19 株式会社村田製作所 積層セラミックコンデンサ
JP6370744B2 (ja) 2015-06-24 2018-08-08 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6665438B2 (ja) * 2015-07-17 2020-03-13 株式会社村田製作所 積層セラミックコンデンサ
US10020117B2 (en) * 2016-02-18 2018-07-10 Taiyo Yuden Co., Ltd. Multi-layer ceramic capacitor and method of producing the same
KR102550172B1 (ko) * 2016-12-20 2023-07-03 삼성전기주식회사 전자부품
JP7044465B2 (ja) * 2016-12-26 2022-03-30 太陽誘電株式会社 積層セラミックコンデンサ
KR102121580B1 (ko) * 2018-10-02 2020-06-10 삼성전기주식회사 적층 세라믹 커패시터
JP2021163834A (ja) * 2020-03-31 2021-10-11 太陽誘電株式会社 セラミック電子部品およびその製造方法

Also Published As

Publication number Publication date
US20220148811A1 (en) 2022-05-12
CN114464451A (zh) 2022-05-10
US11894197B2 (en) 2024-02-06

Similar Documents

Publication Publication Date Title
KR20220063555A (ko) 적층 세라믹 커패시터
US11488779B2 (en) Multilayer ceramic electronic component
JP2021022754A (ja) 積層セラミックキャパシター及びその実装基板
KR20130111000A (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20180113457A (ko) 적층 세라믹 콘덴서
US11587735B2 (en) Multilayer electronic component and manufacturing method thereof
US20220199330A1 (en) Multi-layer ceramic electronic component and board for mounting the same
JP2022003703A (ja) キャパシタ部品
CN114765095A (zh) 多层电子组件及其制造方法
KR102620521B1 (ko) 적층 세라믹 커패시터
JP2021077827A (ja) 積層セラミックコンデンサ
US11908626B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR20220080289A (ko) 적층 세라믹 전자부품
KR20190116133A (ko) 커패시터 부품
JP2022020803A (ja) 積層セラミックコンデンサ
US10910162B2 (en) Multilayer ceramic electronic component
KR20170112381A (ko) 세라믹 조성물 및 이를 포함하는 적층형 커패시터
JP2021077828A (ja) 積層セラミックコンデンサ
JP2021052103A (ja) セラミック電子部品の製造方法及びセラミック電子部品
JP6980873B2 (ja) 積層セラミックコンデンサ
KR20220121025A (ko) 적층 세라믹 전자부품
US20240071690A1 (en) Multilayer electronic component
KR20210089860A (ko) 적층 세라믹 전자부품 및 이의 제조 방법
JP6766515B2 (ja) セラミック電子部品および誘電体磁器組成物
JP2023079141A (ja) 積層セラミックキャパシタ

Legal Events

Date Code Title Description
A201 Request for examination