KR20130111000A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 내부전극 및 유전체층이 교대로 적층된 세라믹 본체; 상기 세라믹 본체의 외부에 형성된 외부 전극; 상기 외부 전극 상에 형성되고, 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층; 및 상기 중간층 상에 형성된 도금층;을 포함하는 적층 세라믹 전자부품 및 이의 제조방법을 제공하며, 도금액의 침투를 방지할 수 있다.
Description
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 구체적으로는 도금액의 침투를 방지할 수 있는 적층 세라믹 전자 부품에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이런 경우, 외부전극 층의 두께를 감소시킴으로써 전체 칩 사이즈는 동일하게 유지하면서 적층 세라믹 커패시터의 소형화 및 대용량화를 시도하고 있다.
또한, 상기 적층 세라믹 전자부품을 기판 상에 실장할 경우 그 실장이 용이하도록 외부전극 위에 니켈/주석(Ni/Sn) 도금을 실시한다.
상기 도금 공정은 일반적으로 전기도금(Electric Deposition) 또는 전해도금으로 불리는 방식으로 수행되나, 이 경우 도금액이 내부로 침투하거나, 도금시 발생하는 수소 가스로 인하여 적층 세라믹 전자부품의 신뢰성의 저하를 야기한다.
한편, 상기의 문제점을 해결하기 위하여 용융된 솔더 페이스트(solder paste)를 직접 외부 전극에 도포하는 방식이 고안되었으나, 이 경우 외부 전극의 구리(Cu) 금속이 용융된 솔더 페이스트와 반응하여 침출(leaching) 현상이 발생함으로써, 외부전극의 떨어짐 불량이 발생하는 문제가 있다.
또한, 외부전극을 니켈층, 구리층, 중간 니켈 도금층 및 납/주석 도금층으로 구성되는 적층 콘덴서에 있어서 상기 구리 도금층과 그 외측 금속 도금층 사이에 구리 산화막을 형성하는 방식이 있으나, 이 경우 등가 직렬 저항(Equivalent Series Resistance, ESR)의 제어가 어렵다는 문제가 있다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 구체적으로는 도금액의 침투를 방지할 수 있는 적층 세라믹 전자 부품에 관한 것이다.
본 발명의 일 실시형태는 내부전극 및 유전체층이 교대로 적층된 세라믹 본체; 상기 세라믹 본체의 외부에 형성된 외부 전극; 상기 외부 전극 상에 형성되고, 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층; 및 상기 중간층 상에 형성된 도금층;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 외부전극은 니켈 및 구리로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 중간층의 두께는 20 내지 1000 nm 일 수 있으며, 500 nm 이하일 수 있다.
상기 외부전극의 두께 대비 상기 중간층의 두께의 비는 1 이하일 수 있으며, 0.1 이하일 수 있다.
상기 도금층은 니켈층 및 상기 니켈층 상에 형성된 주석층 또는 주석 합금층을 포함할 수 있다.
상기 중간층은 구리 산화물층을 더 포함할 수 있다.
본 발명의 다른 실시형태는 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고 소결하여, 유전체층과 내부전극이 교대로 적층된 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 외부에 외부전극을 형성하는 단계; 상기 외부전극 상에 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층을 형성하는 단계; 및 상기 중간층 상에 도금층을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 중간층을 형성하는 단계는 대기 또는 산화성 분위기에서 100 내지 600℃로 열처리하여 수행될 수 있으며, 200 내지 300℃로 열처리하여 수행될 수 있다.
상기 중간층은 구리 산화물층을 더 포함할 수 있다.
상기 중간층의 두께는 20 내지 1000 nm 일 수 있으며, 500 nm 이하일 수 있다.
상기 외부전극의 두께 대비 상기 중간층의 두께의 비는 1 이하일 수 있으며, 0.1 이하일 수 있다.
본 발명에 따르면 외부 전극과 도금층 사이에 니켈, 구리 및 니켈-구리 합금 또는 산화물로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층을 형성함으로써, 도금액 침투를 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있으며, 신뢰성을 개선할 수 있다.
도 1은 본 발명의 제1 및 제2 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 도 1의 A-A' 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 도 1의 A-A' 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 2는 본 발명의 제1 실시예에 따른 도 1의 A-A' 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 도 1의 A-A' 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 제1 및 제2 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 적층 세라믹 전자부품은 내부전극(21, 22) 및 유전체층(1)이 교대로 적층된 세라믹 본체(10); 상기 세라믹 본체(10)의 외부에 형성된 외부 전극(31a, 32a); 상기 외부 전극(31a, 32a) 상에 형성되고, 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층(31b, 32b); 및 상기 중간층 상에 형성된 도금층(31c,31d, 32c,32d);을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 복수의 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 복수의 내부전극(21, 22)은 세라믹을 포함할 수 있으며, 상기 세라믹은 특별히 제한되지 않으나, 예를 들어 티탄산바륨(BaTiO3)일 수 있다.
정전 용량 형성을 위해 외부전극(31a, 32a)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 외부전극(31a, 32a)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 외부전극(31a, 32a)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 적층 세라믹 커패시터는 상기 외부 전극(31a, 32a) 상에 형성되고, 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층(31b, 32b)을 포함할 수 있다.
본 발명의 제1 실시예에 따르면, 상기 중간층(31b, 32b)을 포함함으로써, 고용량 적층 세라믹 커패시터에 있어서, 도금액의 침투에 따른 신뢰성 저하를 막을 수 있다.
일반적으로, 외부전극 층의 두께를 감소시킴에 따라 외부전극 상에 도금층 형성시 도금액이 본체 내부로 침투하거나, 도금시 발생하는 수소 가스로 인하여 적층 세라믹 전자부품의 신뢰성의 저하를 야기할 수 있었다.
그러나, 본 발명의 제1 실시예에 따르면, 상기 중간층(31b, 32b)이 상기 도금액 및 수소 가스의 본체 내부로의 침투를 막아 신뢰성을 향상시킬 수 있다.
상기 중간층(31b, 32b)은 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 중간층(31b, 32b)의 형성은 상기 외부 전극(31a, 32a)의 소성 후에 대기 또는 산화성 분위기에서 100 내지 600℃로 열처리함으로써, 형성할 수 있다.
상기 열처리 온도가 100℃ 미만으로 낮을 경우에는 상기 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층(31b, 32b)이 충분히 형성되지 않을 수 있다.
반면, 상기 열처리 온도가 600℃를 초과하여 너무 높을 경우에는 상기 중간층(31b, 32b)이 너무 두껍게 형성되어 전기적 특성, 예를 들면 등가 직렬 저항(Equivalent Series Resistance, ESR)에 문제가 있을 수 있다.
상기 열처리는 상기 외부 전극(31a, 32a)의 소성 후에 대기 또는 산화성 분위기에서 수행되며, 도금 공정 전에 수행될 수 있으며, 상기 열처리 공정을 200 내지 300℃에서 수행함으로써, 신뢰성 향상 효과가 더욱 우수할 수 있다.
본 발명의 제1 실시예에 따르면, 상기 중간층(31b, 32b)의 두께(ti)는 특별히 제한되는 것은 아니나, 예를 들어 20 내지 1000 nm 일 수 있으며, 특히 500 nm 이하일 수 있다.
상기 중간층(31b, 32b)의 두께(ti)는 상기 적층 세라믹 커패시터의 길이 방향 양 단부에서 상기 외부 전극(31a, 32a) 상에 형성된 높이 및 적층 세라믹 캐패시터의 두께 방향의 상면 및 하면에서 상기 중간층(31b, 32b)이 형성된 높이를 의미할 수 있으며, 평균 두께를 의미할 수 있다.
본 발명의 제1 실시예에서, 상기 중간층(31b, 32b)의 두께(ti)는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope) 또는 투과전자현미경(TEM, Transmission Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 적층 세라믹 캐패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope) 또는 투과전자현미경(TEM, Transmission Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 상기 중간층(31b, 32b)의 두께를 측정하여 구할 수 있다.
상기 중간층(31b, 32b)의 두께(ti)가 20 내지 1000 nm로 조절함으로써, 도금액 및 수소 가스의 본체 내부로의 침투를 막을 수 있으며, 이로 인하여 신뢰성 저하를 막을 수 있다.
상기 중간층(31b, 32b)의 두께가 20 nm 미만의 경우에는 상기 중간층(31b, 32b)의 두께가 너무 얇아 도금액 및 수소 가스의 본체 내부로의 침투를 충분히 막을 수 없어 신뢰성 향상 효과가 미비할 수 있다.
상기 중간층(31b, 32b)의 두께가 1000 nm를 초과하는 경우에는 상기 중간층(31b, 32b)의 두께가 너무 두꺼워 전기적 특성, 예를 들면 등가 직렬 저항(Equivalent Series Resistance, ESR)에 문제가 있을 수 있다.
특히 상기 중간층(31b, 32b)의 두께를 500 nm 이하로 조절함으로써, 신뢰성 향상 효과가 더욱 우수할 수 있다.
또한, 본 발명의 제1 실시예에 따르면 상기 외부전극(31a, 32a)의 두께(te) 대비 상기 중간층(31b, 32b)의 두께(ti)의 비는 1 이하일 수 있으며, 특히 0.1 이하일 수 있다.
여기서, 상기 외부전극(31a, 32a)의 두께(te)라 함은, 상기 적층 세라믹 캐패시터의 길이 방향 양 단부에서 상기 외부전극(31a, 32a)이 형성된 높이 및 적층 세라믹 캐패시터의 두께 방향의 상면 및 하면에서 상기 외부전극(31a, 32a)이 형성된 높이를 의미할 수 있으며, 평균 두께를 의미할 수 있다.
상기 외부전극(31a, 32a)의 두께(te)는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope) 또는 투과전자현미경(TEM, Transmission Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 적층 세라믹 캐패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope) 또는 투과전자현미경(TEM, Transmission Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 상기 외부전극(31a, 32a)의 두께(te)를 측정하여 구할 수 있다.
상기 외부전극(31a, 32a)의 두께(te) 대비 상기 중간층(31b, 32b)의 두께(ti)의 비는 1 이하일 수 있으며, 특히 0.1 이하로 조절함으로써, 외부전극(31a, 32a)의 두께(te)가 얇은 초고용량 적층 세라믹 커패시터의 경우에도 신뢰성이 우수하다.
상기 외부전극(31a, 32a)의 두께(te) 대비 상기 중간층(31b, 32b)의 두께(ti)의 비가 1을 초과할 경우에는 상기 중간층(31b, 32b)의 두께가 너무 두꺼워 전기적 특성, 예를 들면 등가 직렬 저항(Equivalent Series Resistance, ESR)에 문제가 있을 수 있다.
본 발명의 제1 실시예에 따른 적층 세라믹 커패시터는 상기 중간층(31b, 32b) 상에 형성된 도금층(31c,31d, 32c,32d);을 포함할 수 있다.
상기 도금층(31c,31d, 32c,32d)은 니켈층 및 상기 니켈층 상에 형성된 주석층 또는 주석 합금층을 포함할 수 있으나, 이에 제한되는 것은 아니며, 니켈층, 주석층 또는 주석 합금층만을 포함할 수 있음은 물론이다.
도 3은 본 발명의 제2 실시예에 따른 도 1의 A-A' 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 적층 세라믹 커패시터에 있어서 상기 중간층(31b, 32b)이 구리 산화물층(31b', 32b')을 더 포함할 수 있다.
즉, 본 발명의 제2 실시예에 따른 적층 세라믹 커패시터는 상기 외부 전극(31a, 32a) 상에 구리 산화물층(31b', 32b')과 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 금속층(31b'', 32b'')을 포함하는 중간층(31b, 32b)이 형성될 수 있다.
상기 구리 산화물층(31b', 32b')과 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 금속층(31b'', 32b'')이 순차적으로 형성된 중간층(31b, 32b)은 본 발명의 하나의 예시이며, 상기 층들이 복수 개로 형성될 수 있음은 물론이다.
본 발명의 제2 실시예에 따르면, 상기 중간층(31b, 32b)이 구리 산화물층(31b', 32b')을 더 포함함으로써, 도금액 및 수소 가스의 본체 내부로의 침투를 막아 신뢰성을 더욱 향상시킬 수 있다.
도 4는 본 발명의 제3 실시예에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 적층 세라믹 전자부품의 제조 방법은 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고 소결하여, 유전체층과 내부전극이 교대로 적층된 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 외부에 외부전극을 형성하는 단계; 상기 외부전극 상에 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층을 형성하는 단계; 및 상기 중간층 상에 도금층을 형성하는 단계;를 포함할 수 있다.
본 발명의 제3 실시예에 따른 적층 세라믹 전자부품의 제조 방법은 우선 유전체를 포함하는 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다.
다음으로, 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 유전체층과 내부전극이 교대로 적층된 세라믹 본체를 형성할 수 있다.
다음으로, 상기 세라믹 본체의 외부에 외부전극을 형성할 수 있다.
상기 외부전극은 니켈 및 구리로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
그 다음 상기 외부전극 상에 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층을 형성할 수 있다.
상기 중간층의 형성은 상기 외부전극 형성 및 소성 후에 대기 또는 산화성 분위기에서 100 내지 600℃로 열처리함으로써, 형성할 수 있다.
이 과정에서 상기 중간층(31b, 32b)이 구리 산화물층(31b', 32b')을 더 포함할 수 있다.
상기 열처리는 상기 외부 전극(31a, 32a)의 소성 후에 대기 또는 산화성 분위기에서 수행되며, 도금 공정 전에 수행될 수 있으며, 상기 열처리 공정을 200 내지 300℃에서 수행함으로써, 신뢰성 향상 효과가 더욱 우수할 수 있다.
끝으로, 상기 중간층(31b, 32b) 상에 도금 공정에 의해 도금층(31c,31d, 32c,32d)을 형성함으로써, 적층 세라믹 커패시터를 제작할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 소성 후의 외부전극의 평균 두께가 각각 10.2 및 20.5μm가 되도록 제작한 적층 세라믹 커패시터에 대해, 상기 외부전극 상에 니켈, 구리 및 니켈-구리 합금으로 이루어진 중간층을 형성하여 상기 중간층의 각 두께에 따른 등가 직렬 저항(Equivalent Series Resistance, ESR) 및 신뢰성 향상 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층(1)을 형성하게 된다.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 190 내지 250층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극 형성, 상기 외부전극 상에 중간층 형성 및 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
상기 적층 세라믹 캐패시터의 시료들은 단면을 관찰한 결과 외부전극의 평균 두께는 10.2 및 20.5 μm 이고, 중간층의 평균 두께는 0.12 ~ 2.02 μm로 구현되었다.
비교예는 중간층을 형성하지 않은 것을 제외하고는 상기 실시예와 동일한 방법으로 제작하였다.
아래의 표 1은 소성 후의 외부전극의 평균 두께, 중간층의 평균 두께 및 외부전극과 중간층의 평균 두께비에 따른 등가 직렬 저항(Equivalent Series Resistance, ESR)을 비교한 표이다.
상기 등가 직렬 저항(Equivalent Series Resistance, ESR)의 측정은 임피던스 분석기(Impedance Analyzer)를 사용하여 주파수 1MHz 내지 3GHz에서 측정하였으며, 열처리를 하지 않아 중간층을 형성하지 않은 비교예1 및 3을 기준으로 비교하였다.
| 시료 N0. | 외부전극의 평균 두께(te) (μm) |
중간층(Cu-Ni층)의 평균 두께(ti) (μm) |
ti/te | 등가 직렬 저항 (ESR) (mΩ) |
|
| 비교예1 | 10.2 |
0.00 | 0.00 | 22 | - |
| 실시예1 | 0.12 | 0.01 | 22 | 동등 | |
| 실시예2 | 0.55 | 0.05 | 24 | 동등 | |
| 실시예3 | 0.98 | 0.10 | 24 | 동등 | |
| 비교예2 | 2.02 | 0.20 | 63 | 2배 상승 | |
| 비교예3 | 20.5 |
0.00 | 0.00 | 25 | - |
| 실시예4 | 0.15 | 0.01 | 27 | 동등 | |
| 실시예5 | 0.48 | 0.02 | 27 | 동등 | |
| 실시예6 | 1.00 | 0.05 | 28 | 동등 | |
| 비교예4 | 1.99 | 0.10 | 58 | 2배 상승 | |
상기 [표 1]을 참조하면, 본 발명의 수치 범위를 만족하는 실시예 1 내지 6의 경우에는 중간층이 형성되지 않은 비교예 1 및 3과 비교할 때, 등가 직렬 저항(Equivalent Series Resistance, ESR)이 동등함을 알 수 있다.
반면 본 발명의 수치범위를 벗어나는 비교예 2 및 4의 경우에는 등가 직렬 저항(Equivalent Series Resistance, ESR)이 2배 상승하여 문제가 있음을 알 수 있다.
아래의 표 2는 본 발명의 실시예 및 비교예에 따른 신뢰성을 평가한 결과를 비교한 표이다.
상기 신뢰성 평가는 105℃ 및 정격 전압 3 Vr의 조건하에서 시간별로 수행되었다.
| 시료 No. | 중간층(Cu-Ni층)의 평균 두께(ti) (μm) |
신뢰성 평가(2hr) (불량개수/전체개수) |
신뢰성 평가(4hr) (불량개수/전체개수) |
신뢰성 평가(6hr) (불량개수/전체개수) |
| 비교예5 | 0.00 | 5/400 | 7/400 | 12/400 |
| 실시예7 | 0.12 | 0/400 | 0/400 | 0/400 |
| 실시예8 | 0.55 | 0/400 | 0/400 | 0/400 |
| 실시예9 | 0.98 | 0/400 | 0/400 | 0/400 |
상기 [표 2]를 참조할 경우, 본 발명의 수치범위를 만족하는 실시예 7 내지 9의 경우에는 신뢰성에 문제가 없음을 알 수 있다.
그러나 중간층을 형성하지 않은 비교예 5의 경우에는 신뢰성에 문제가 있음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층 10: 세라믹 본체
21, 22: 내부전극
31, 32: 도금층을 포함한 외부 전극
31a, 32a: 외부 전극
31b, 32b: 중간층
31b', 32b': 금속 산화물층
31b'', 32b'': 금속층
31c, 32c: 니켈층
31d, 32d: 주석층 또는 주석 합금층
te: 외부 전극의 평균 두께
ti: 중간층의 평균 두께
21, 22: 내부전극
31, 32: 도금층을 포함한 외부 전극
31a, 32a: 외부 전극
31b, 32b: 중간층
31b', 32b': 금속 산화물층
31b'', 32b'': 금속층
31c, 32c: 니켈층
31d, 32d: 주석층 또는 주석 합금층
te: 외부 전극의 평균 두께
ti: 중간층의 평균 두께
Claims (16)
- 내부전극 및 유전체층이 교대로 적층된 세라믹 본체;
상기 세라믹 본체의 외부에 형성된 외부 전극;
상기 외부 전극 상에 형성되고, 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층; 및
상기 중간층 상에 형성된 도금층;을 포함하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 외부전극은 니켈 및 구리로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 중간층의 두께는 20 내지 1000 nm 인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 중간층의 두께는 500 nm 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 외부전극의 두께 대비 상기 중간층의 두께의 비는 1 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 외부전극의 두께 대비 상기 중간층의 두께의 비는 0.1 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 도금층은 니켈층 및 상기 니켈층 상에 형성된 주석층 또는 주석 합금층을 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 중간층은 구리 산화물층을 더 포함하는 적층 세라믹 전자부품.
- 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고 소결하여, 유전체층과 내부전극이 교대로 적층된 세라믹 본체를 형성하는 단계;
상기 세라믹 본체의 외부에 외부전극을 형성하는 단계;
상기 외부전극 상에 니켈, 구리 및 니켈-구리 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 중간층을 형성하는 단계; 및
상기 중간층 상에 도금층을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 중간층을 형성하는 단계는 대기 또는 산화성 분위기에서 100 내지 600℃로 열처리하여 수행되는 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 중간층을 형성하는 단계는 대기 또는 산화성 분위기에서 200 내지 300℃로 열처리하여 수행되는 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 중간층은 구리 산화물층을 더 포함하는 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 중간층의 두께는 20 내지 1000 nm 인 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 중간층의 두께는 500 nm 이하인 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 외부전극의 두께 대비 상기 중간층의 두께의 비는 1 이하인 적층 세라믹 전자부품의 제조 방법.
- 제9항에 있어서,
상기 외부전극의 두께 대비 상기 중간층의 두께의 비는 0.1 이하인 적층 세라믹 전자부품의 제조 방법.
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