JP2021052103A - セラミック電子部品の製造方法及びセラミック電子部品 - Google Patents

Abstract

【課題】先に形成した外部電極に大きなダメージを与えることなく、複数領域に充分な緻密度を有する外部電極を形成することができる、セラミック電子部品の製造方法を提供すること。【解決手段】セラミック素体の第１領域に金属粉末を含む第１電極ペーストを第１温度で焼き付けて、第１電極層を形成する工程と、上記セラミック素体の上記第１領域とは異なる領域である第２領域に、上記金属粉末と同種の金属粉末を含む第２電極ペーストを上記第１温度よりも低い第２温度で焼き付けて、第２電極層を形成する工程と、上記第２電極層の表面に物理衝撃処理を施すことにより、上記第２電極層の表層部を緻密化する工程と、を有することを特徴とするセラミック電子部品の製造方法。【選択図】図５

Description

本発明は、セラミック電子部品の製造方法及びセラミック電子部品に関する。

特許文献１には、積層セラミックコンデンサが開示されている。この積層セラミックコンデンサは、対向する端面に配設された第１外部電極及び第２外部電極と、対向する側面に配設された第３外部電極及び第４外部電極とを有する。
各外部電極は第１層及び第２層を有しており、第１層と第２層はいずれも導電性ペーストが焼き付けられて形成された層である。

特許文献１における外部電極の形成は、以下の手順で行われている。
（１）第３外部電極及び第４外部電極の第１層の導電性ペーストの塗布及び焼き付け（９５０℃）
（２）第３外部電極及び第４外部電極の第２層の導電性ペーストの塗布及び焼き付け（９００℃）
（３）第１外部電極及び第２外部電極の第１層の導電性ペーストの塗布及び焼き付け（９５０℃）
（４）第１外部電極及び第２外部電極の第２層の導電性ペーストの塗布及び焼き付け（９００℃）

特開２０１５−２６８６１号公報

上記手順による外部電極の形成過程では、第１層に与えるダメージ（構成材料の相互拡散等）を軽減するため、第２層の焼き付け温度を第１層の焼き付け温度より低くしている。
しかし、手順（３）における第１外部電極及び第２外部電極の第１層の焼き付け温度が高いため、先に形成した第３外部電極及び第４外部電極がダメージを受けてしまうことがあった。

本発明者らが検討したところ、手順（３）及び（４）で行う焼き付けの温度を低くすることにより先に形成した第３外部電極及び第４外部電極がダメージを受けることは防止できることがわかった。
しかし、この場合は後で形成する第１外部電極及び第２外部電極の緻密度が不充分となり、耐湿信頼性が低下したり、めっき液の浸入が生じることがあった。

本発明は、上記の問題を解決するためになされたものであり、先に形成した外部電極に大きなダメージを与えることなく、複数領域に充分な緻密度を有する外部電極を形成することができる、セラミック電子部品の製造方法を提供することを目的とする。

本発明のセラミック電子部品の製造方法は、セラミック素体の第１領域に金属粉末を含む第１電極ペーストを第１温度で焼き付けて、第１電極層を形成する工程と、上記セラミック素体の上記第１領域とは異なる領域である第２領域に、上記金属粉末と同種の金属粉末を含む第２電極ペーストを上記第１温度よりも低い第２温度で焼き付けて、第２電極層を形成する工程と、上記第２電極層の表面に物理衝撃処理を施すことにより、上記第２電極層の表層部を緻密化する工程と、を有することを特徴とする。

本発明のセラミック電子部品は、セラミック素体と、上記セラミック素体の第１領域に設けられた第１電極層と、上記セラミック素体の上記第１領域とは異なる領域である第２領域に設けられた第２電極層と、を備え、上記第１電極層と上記第２電極層とは、同種の金属を含み、上記第１電極層と上記第２電極層に含まれる上記同種の金属の緻密度が異なっており、上記第２電極層の表層部における上記金属の緻密度が、上記第２電極層の内部における上記金属の緻密度より高くなっていることを特徴とする。

本発明によれば、先に形成した外部電極に大きなダメージを与えることなく、複数領域に充分な緻密度を有する外部電極を形成することができる、セラミック電子部品の製造方法を提供することができる。

図１は、積層セラミックコンデンサを構成するセラミック素体の一例を模式的に示す斜視図である。 図２は、積層セラミックコンデンサの一例を模式的に示す斜視図である。 図３は、図２に示す積層セラミックコンデンサのＬＴ断面の一例を模式的に示す断面図である。 図４は、図２に示す積層セラミックコンデンサのＷＴ断面の一例を模式的に示す断面図である。 図５Ａは第１電極層の断面を示す模式図であり、図５Ｂは第２電極層の断面を模式的に示す断面図である。 図６は、第２実施形態のセラミック電子部品である積層セラミックコンデンサのＬＴ断面の一例を模式的に示す断面図である。 図７は、セラミック電子部品の製造工程の一例を示すフローチャートである。

以下、図面を参照して、本発明のセラミック電子部品の製造方法及びセラミック電子部品について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。

［セラミック電子部品の第１実施形態］
まず、本発明のセラミック電子部品の製造方法で製造する対象物である、本発明のセラミック電子部品について、セラミック電子部品が積層セラミックコンデンサである場合を例にして説明する。

第１実施形態のセラミック電子部品について説明する。
まず、図１及び図２を用いて、積層セラミックコンデンサを構成するセラミック素体及び外部電極について説明する。
図１は、積層セラミックコンデンサを構成するセラミック素体の一例を模式的に示す斜視図である。図２は、積層セラミックコンデンサの一例を模式的に示す斜視図である。

積層セラミックコンデンサ及びセラミック素体では、長さ方向、幅方向、積層方向を、図１に示すセラミック素体１０及び図２に示す積層セラミックコンデンサ１においてそれぞれ両矢印Ｌ、Ｗ、Ｔで定める方向とする。ここで、長さ方向と幅方向と積層方向は互いに直交する。積層方向は、セラミック素体１０を構成する複数のセラミック誘電体層２０と複数の内部電極層３０が積み上げられていく方向である。
図１に示すセラミック素体１０及び図２に示す積層セラミックコンデンサ１では、長さ方向の寸法が幅方向の寸法よりも長くなっている。しかしながら、本発明の積層セラミックコンデンサ及びセラミック素体において、長さ方向の寸法と幅方向の寸法の大小関係は特に限定されず、長さ方向の寸法は、幅方向の寸法よりも大きくてもよく小さくてもよい。

セラミック素体１０は、６面を有する略直方体形状であり、積層された複数のセラミック誘電体層２０と複数の内部電極層３０を有する。そして、セラミック素体１０は、図１中に両矢印Ｔで示す積層方向Ｔに対向する第１の主面１１及び第２の主面１２と、積層方向Ｔに直交する、両矢印Ｗで示す幅方向Ｗに対向する第１の側面１３及び第２の側面１４と、積層方向Ｔ及び幅方向Ｗに直交する、両矢印Ｌで示す長さ方向Ｌに対向する第１の端面１５及び第２の端面１６と、を含む。

本明細書において、第１の端面１５及び第２の端面１６に直交し、かつ、セラミック素体１０の積層方向と平行なセラミック素体１０の断面をＬＴ断面という。また、第１の側面１３及び第２の側面１４に直交し、かつ、セラミック素体１０の積層方向と平行なセラミック素体１０の断面をＷＴ断面という。
また、第１の側面１３、第２の側面１４、第１の端面１５及び第２の端面１６に直交し、かつ、セラミック素体１０の積層方向に直交するセラミック素体１０の断面をＬＷ断面という。

セラミック誘電体層２０は、外層部２１と内層部２２を含む。外層部２１は、セラミック素体１０の両主面側に位置し、主面と最も主面に近い内部電極層との間に位置するセラミック誘電体層である。両外層部２１に挟まれた領域が内層部２２である。

セラミック素体１０は、第１領域と第２領域を有する。第１領域は第１電極層が設けられる領域であり、第２領域は第２電極層が設けられる領域である。
第１電極層と第２電極層は、同種の金属を含み、第１電極層と第２電極層に含まれる同種の金属の緻密度が異なる電極層である。

セラミック素体１０においては、その幅方向に対向して第１領域となる第１の側面１３及び第２の側面１４を有しており、その長手方向に対向して第２領域となる第１の端面１５及び第２の端面１６を有している。第１の側面１３及び第２の側面１４に第１電極層を含む第１外部電極１００が形成され、第１の端面１５及び第２の端面１６に第２電極層を含む第２外部電極２００が形成されている（図２参照）。
第１外部電極１００は、第１電極層を含む外部電極であり、第２外部電極２００は、第２電極層を含む外部電極である。

続いて、図３及び図４を参照して、積層セラミックコンデンサを構成するセラミック誘電体層、内部電極層及び外部電極の構成について説明する。
図３は、図２に示す積層セラミックコンデンサのＬＴ断面の一例を模式的に示す断面図である。
図３は、図２におけるＡ−Ａ線断面図でもある。
図４は、図２に示す積層セラミックコンデンサのＷＴ断面の一例を模式的に示す断面図である。
図４は、図２におけるＢ−Ｂ線断面図でもある。

図３及び図４に示すように、複数の内部電極層３０は、積層された第１内部電極層３５及び第２内部電極層３６を含む。第１内部電極層３５は第１の側面１３及び第２の側面１４に露出し、第２内部電極層３６は第１の端面１５及び第２の端面１６に露出する。第１内部電極層３５と第２内部電極層３６がセラミック誘電体層２０を挟んで対向する対向電極部で静電容量が発生する。
すなわち、セラミック素体１０は、キャパシタを構成する少なくとも一対の第１内部電極層３５及び第２内部電極層３６と、第１内部電極層３５と第２内部電極層３６の間に設けられたセラミック誘電体層２０とを有するものである。

第１内部電極層３５が露出する第１の側面１３及び第２の側面１４に形成される第１外部電極１００は、第１電極層６１を有している。
第１電極層６１は第１内部電極層３５に電気的に接続されている。

第２内部電極層３６が露出する第１の端面１５及び第２の端面１６に形成される第２外部電極２００は、抵抗電極層を含む抵抗付外部電極であることが好ましい。
図３には、第２外部電極２００が抵抗電極層６３と第２電極層６２を含むことを示している。
抵抗電極層６３は第２電極層６２よりも電気抵抗率が高い層である。
第２電極層６２は抵抗電極層６３を介して第２内部電極層３６に電気的に接続されている。
なお、第２外部電極は抵抗付外部電極に限定されるものではなく、抵抗電極層を含んでいなくてもよい。すなわち、第２外部電極が第２電極層からなる構成であってもよい。

第１電極層６１と第２電極層６２は同種の金属を含み、第１電極層６１と第２電極層６２に含まれる同種の金属の緻密度が異なっている。
このことについて図５Ａ及び図５Ｂを参照して説明する。
図５Ａは第１電極層の断面を示す模式図であり、図５Ｂは第２電極層の断面を模式的に示す断面図である。
それぞれ、図５Ａに示す断面は図４の点線Ｂで囲む領域の断面図であり、図５Ｂは図３の点線Ａで囲む領域の断面図である。
図５Ａ及び図５Ｂには第１電極層６１及び第２電極層６２に含まれる金属粒子を示している。
第１電極層６１では、図５Ａに示すように、金属粒子は焼結されて緻密に存在している。
一方、第２電極層６２では、その表層部６２ａにおいて金属粒子は緻密に存在しているものの、その内部６２ｂにおいて金属粒子の密度が低くなっている。
従って、第１電極層と第２電極層の全体で比べると、第１電極層の方が金属の緻密度が高くなっている。そして、第２電極層の表層部における金属の緻密度が、第２電極層の内部における金属の緻密度より高くなっている。

第２電極層における表層部と内部は、第２電極層の厚さのうち表層の２０％の領域を表層部とし、残りの８０％を内部とすることにより区別する。
第１電極層と第２電極層の緻密度は以下のように測定することができる。
緻密度は、第１電極層又は第２電極層について光学顕微鏡による断面写真を撮影し、２値化処理により視野１０μｍ×１０μｍを１００％としたときの金属粒子の占める割合を８０／２５５階調で計算することにより得られる。
第２電極層についてはその表層部と内部のそれぞれについて緻密度を測定することによりそれぞれの領域の緻密度が得られる。
このようにして得られる第１電極層及び第２電極層の緻密度は以下のような範囲であることが好ましい。
第１電極層の緻密度：８０％以上、９３％以下
第２電極層の表層部の緻密度：８０％以上、９０％以下
第２電極層の内部の緻密度：７５％以上、８０％以下
第２電極層の表層部の緻密度と第２電極層の内部の緻密度の差：２％以上、５％以下

第１電極層は全体に緻密度が高い電極層であり、第２電極層はその表層部の緻密度が高い電極層である。第１電極層と第２電極層はいずれも表面の緻密度が高い電極層であるため、耐湿信頼性の低下やめっき液の浸入が防止される。
第１電極層は第１領域に設けられ、第２電極層は第２領域に設けられていることから、本発明のセラミック電子部品は、複数領域に充分な緻密度を有する外部電極を有するものであるといえる。

第１電極層及び第２電極層は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金及びＡｕからなる群から選択される少なくとも１つの金属を含むことが好ましく、Ｃｕを含むことがさらに好ましい。また、第１電極層及び第２電極層は、抵抗電極層よりも電気抵抗率が低い層である。

第１電極層及び第２電極層の厚さは特に限定されないが、５μｍ以上５０μｍ以下であることが好ましい。
第１電極層及び第２電極層の厚さは、内部電極層が露出する領域をＴ方向に４等分することによって得られる５つの地点における第１電極層又は第２電極層の厚さを６つのサンプルで測定した３０点の平均値とする。

また、第２電極層における表層部は、第２電極層の厚さのうち表層の２０％の領域であるが、第２電極層の厚さのうち表層の２０％の領域よりもさらに内側の内部にまで、緻密度の高い電極層が広がっていてもよい。また、第２電極層の厚さが厚い場合において、表層部に緻密度の高い電極層の厚さが充分に確保されている場合は、表層部の全ての領域が緻密度の高い電極層でなくてもよく、表層部のうち内部に近い領域が緻密度の低い電極層であってもよい。
この場合、第２電極層において緻密度の高い電極層の厚さが３μｍ以上１０μｍ以下であることが好ましい。
また、第２電極層において緻密度の高い電極層の厚さが第２電極層の厚さの５％以上３０％以下であることが好ましい。
第２電極層において緻密度が高い電極層の厚さが３μｍ以上であると耐湿信頼性の低下やめっき液の浸入を防止する観点から好ましい。

また、第１外部電極の第１電極層及び第２外部電極の第２電極層の上にさらにめっき層が形成されていてもよい。めっき層を形成することにより、はんだ濡れ性が向上し、セラミック電子部品の実装が容易となる。めっき層の組成は特に限定されないが、Ｎｉ／Ｓｎめっきであることが好ましい。

以下、セラミック素体、セラミック誘電体層及び内部電極層、並びに、外部電極を構成する抵抗電極層の好ましい構成について記載する。
セラミック素体１０は、角部及び稜線部に丸みが付けられていることが好ましい。角部は、セラミック素体の３面が交わる部分であり、稜線部は、セラミック素体の２面が交わる部分である。

セラミック素体１０のＬ方向の長さは、０．４ｍｍ以上５．７ｍｍ以下であることが好ましく、０．４６ｍｍ以上４．６ｍｍ以下であることがより好ましく、０．４６ｍｍ以上３．２ｍｍ以下であることがさらに好ましい。セラミック素体１０のＷ方向の長さは、０．２ｍｍ以上５．０ｍｍ以下であることが好ましく、０．２８ｍｍ以上２．７５ｍｍ以下であることがより好ましく、０．２８ｍｍ以上２．５ｍｍ以下であることがさらに好ましい。セラミック素体１０のＴ方向の長さは、０．１９ｍｍ以上２．７ｍｍ以下であることが好ましく、０．２ｍｍ以上２．５ｍｍ以下であることがより好ましく、０．２ｍｍ以上１．９５ｍｍ以下であることがさらに好ましい。

セラミック誘電体層の枚数は、５０枚以上６００枚以下であることが好ましく、１００枚以上６００枚以下であることがより好ましい。なお、セラミック誘電体層の枚数には、外層部を構成するセラミック誘電体層の枚数を含めない。
セラミック誘電体層のうち内層部を構成する各セラミック誘電体層の厚さは、０．４μｍ以上３．０μｍ以下であることが好ましい。また、外層部の厚さは、片側２０μｍ以上８０μｍ以下であることが好ましく、３０μｍ以上８０μｍ以下であることがより好ましい。
上記したようなセラミック素体の各寸法の測定はマイクロメータにより行うことができ、セラミック誘電体層の枚数のカウントは光学顕微鏡を用いて行うことができる。

各セラミック誘電体層としては、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、一般式ＡｍＢＯ_３（ＡサイトはＢａであって、Ｂａ以外にＳｒ及びＣａからなる群より選ばれる少なくとも１種を含んでいてもよい。ＢサイトはＴｉであって、Ｔｉ以外にＺｒ及びＨｆからなる群より選ばれる少なくとも１種を含んでいてもよい。Ｏは酸素。ｍはＡサイトとＢサイトのモル比。）で表されるペロブスカイト型化合物を好ましく使用することができる。またチタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）またはジルコン酸カルシウム（ＣａＺｒＯ_３）等を主成分とするセラミック材料を用いても良い。また、各セラミック誘電体層は、主成分よりも含有量の少ない副成分として、Ｍｎ、Ｍｇ、Ｓｉ、Ｃｏ、Ｎｉ、Ｖ、Ａｌまたは希土類元素等を含んでいてもよい。

内部電極層は、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金又はＡｕ等の金属材料を含んでいることが好ましい。また、セラミック誘電体層に含まれるセラミック材料と同一組成系の誘電体材料を含んでいることも好ましい。

内部電極層の枚数は、５０枚以上６００枚以下であることが好ましく、１００枚以上６００枚以下であることがより好ましい。また、内部電極層の平均厚さは、０．３μｍ以上１．０μｍ以下であることが好ましい。

抵抗電極層は、抵抗成分に加えて、必要に応じてガラス、金属及び金属酸化物が添加される。
抵抗成分とは、一般的な外部電極に含まれる金属やガラスを除く、電気抵抗率の比較的高い成分を指し、具体的には、ガラスを除く金属酸化物やカーボンなどである。
抵抗成分を構成する金属酸化物（以下、第１の金属酸化物ともいう）としては、例えば、Ｉｎ−Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ−Ｃｕ複合酸化物、Ｓｒ−Ｆｅ複合酸化物、Ｃａ−Ｓｒ−Ｒｕ複合酸化物等の複合酸化物等を用いることができる。
カーボンとしては、カーボンブラック等の無定形炭素やグラファイト等を用いることができる。

ガラスとしては、Ｂ−Ｓｉ系ガラス、Ｂ−Ｓｉ−Ｚｎ系ガラス、Ｂ−Ｓｉ−Ｚｎ−Ｂａ系ガラス、Ｂ−Ｓｉ−Ｚｎ−Ｂａ−Ｃａ−Ａｌ系ガラス等を使用することができる。
抵抗電極層中の第１の金属酸化物とガラスとの体積割合は、３０：７０〜７０：３０であることが好ましい。

金属としては、Ａｇ、Ｎｉ、Ｃｕ、Ａｕ及びＰｄからなる群から選択された少なくとも１種の金属からなることが好ましい。これらの中ではＮｉを含むことがより好ましい。Ｎｉは粒径を細かくできるためである。

第１の金属酸化物以外の金属酸化物（以下、第２の金属酸化物ともいう）としては、例えば、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＴｉＯ_２、ＺｎＯ等が挙げられる。

抵抗成分、ガラス、金属及び第２の金属酸化物の種類及び割合を調整することによって抵抗電極層の電気抵抗率及び抵抗電極層の緻密度を調整することができる。
例えば、金属を添加すると抵抗電極層の電気抵抗率は低下し、第２の金属酸化物を添加すると抵抗電極層の電気抵抗率は増加する。
また、Ｎｉ、Ｃｕ等の金属やＡｌ_２Ｏ_３、ＴｉＯ_２を添加すると抵抗電極層の緻密化を促進することができる。一方、Ｍｏ、Ｃｒ、Ｎｂ等の金属やＺｒＯ_２、ＺｎＯ等の第２の金属酸化物を添加すると、抵抗電極層の緻密化を抑制することができる。
なお、緻密化の抑制とは、抵抗電極層の過焼結によるブリスタの発生を防止するという意味合いがある。

抵抗電極層の厚さは、特に限定されないが、５μｍ以上２５μｍ以下であることが好ましい。
なお、抵抗電極層の厚さは、内部電極層が露出する領域をＴ方向に４等分することによって得られる５つの地点における抵抗電極層の厚さを６つのサンプルで測定した３０点の平均値とする。

抵抗電極層の電気抵抗率は、０．０１Ω・ｃｍ以上１００Ω・ｃｍ以下であることが好ましく、０．０５Ω・ｃｍ以上１０Ω・ｃｍ以下であることがより好ましく、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下であることがさらに好ましい。

［セラミック電子部品の第２実施形態］
続いて、第２実施形態のセラミック電子部品について説明する。
第２実施形態のセラミック電子部品は、外部電極が薄膜電極層を有する。その他は第１実施形態のセラミック電子部品と同様にすることができるためその説明を省略する。
図６は、第２実施形態のセラミック電子部品である積層セラミックコンデンサのＬＴ断面の一例を模式的に示す断面図である。
図６には、積層セラミックコンデンサ２を示している。積層セラミックコンデンサ２は、第２外部電極２００に薄膜電極層６４が設けられている他は、図３に示す積層セラミックコンデンサ１と同じ構成である。
薄膜電極層６４は、第２内部電極層３６に直接接触しており、薄膜電極層６４上に抵抗電極層６３が設けられている。抵抗電極層６３上には第２電極層６２が設けられている。
すなわち、第２外部電極２００が薄膜電極層６４、抵抗電極層６３及び第２電極層６２を有している。

薄膜電極層は複数の第２内部電極層と直接接触している。そのため、積層セラミックコンデンサの等価回路を考えた場合に、複数個あるコンデンサ要素部分から薄膜電極層によって１箇所にまとめられた配線が、抵抗電極層に接続されているとみなすことができる。一方、第２内部電極層が抵抗電極層と直接接触している場合には、コンデンサ要素部分と抵抗要素部分が直列に接続された回路が複数個並列で接続されているとみなすことができる。そのため、積層セラミックコンデンサが薄膜電極層を有する場合、第２内部電極層が抵抗電極層と直接接触している場合と比較して、接続性が安定すると考えられる。

薄膜電極層は、電気抵抗率が１．６５×１０^−６Ω・ｃｍ以上１．６５×１０^−４Ω・ｃｍ以下であることが好ましい。また、薄膜電極層は、抵抗電極層よりも電気抵抗率が小さいことが好ましい。
薄膜電極層の電気抵抗率、接着性及び製造容易性等の観点から、めっきにより形成されためっき電極であることが好ましい。
なお、めっきにより形成した薄膜電極層をめっき電極、スパッタにより形成した薄膜電極層をスパッタ電極、蒸着により形成した薄膜電極層を蒸着電極ともいう。
なお、薄膜電極層は上記めっき電極、スパッタ電極、蒸着電極のうちの少なくとも１種の電極を用いて複数層積層されたものであってもよい。

薄膜電極層を構成する金属としては、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金及びＡｕからなる群から選択される少なくとも１つの金属を含むことが好ましく、Ｃｕを含むことがさらに好ましい。なお、薄膜電極層はガラスを含まない層であることが好ましく、単位体積あたりの金属の含有割合が９９体積％以上であることが好ましい。

薄膜電極層の厚さは、特に限定されないが、０．５μｍ以上９μｍ以下であることが好ましく、１μｍ以上５μｍ以下であることがより好ましく、２μｍ以上３μｍ以下であることがさらに好ましい。
薄膜電極層の厚さは、積層セラミックコンデンサを切削してＬＴ断面を露出させ、マイクロスコープで観察することによって測定することができる。第２内部電極層が露出する領域上における１つの薄膜電極層をＴ方向に４等分して得られる５つの地点（分割した薄膜電極層同士の境界である３つの地点、及び、Ｔ方向の両端部である２つの地点）における薄膜電極層の厚さを算出する操作を６サンプルで行い、３０点の平均値を薄膜電極層の厚さとする。

［積層セラミックコンデンサ以外のセラミック電子部品の実施形態］
ここまで、セラミック電子部品が積層セラミックコンデンサである場合を例にして本発明のセラミック電子部品について説明したが、本発明のセラミック電子部品は積層セラミックコンデンサに限定されるものではない。
積層セラミックコンデンサ以外のセラミック電子部品の場合、セラミック誘電体層を構成するセラミックとして、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックを用いることができる。
圧電体セラミックを用いた場合は圧電部品として機能し、半導体セラミックを用いた場合はサーミスタとして機能する。

［セラミック電子部品の製造方法］
続いて、本発明のセラミック電子部品の製造方法について説明する。
以下には、先に説明した第１実施形態のセラミック電子部品としての積層セラミックコンデンサを製造する場合を例にしてセラミック電子部品の製造方法について説明する。
図７は、セラミック電子部品の製造工程の一例を示すフローチャートである。

まず、セラミック素体を作製する（工程Ｓ１、Ｓ２、Ｓ３及びＳ４）。
積層された複数のセラミック誘電体層と複数の内部電極層からなり、複数の内部電極層が露出する領域である第１領域と第２領域を有する略直方体形状のセラミック素体を作製する。
このようなセラミック素体を形成する方法としては、例えば、セラミック誘電体層となるセラミックグリーンシート上に内部電極層となる内部電極パターンを形成したものを所定枚数積層し、圧縮してグリーンシート積層体とした後、焼成する方法等が挙げられる。

工程Ｓ１ではセラミックグリーンシートを作製する。
セラミックグリーンシートは、例えば、セラミック誘電体層の原料となる金属酸化物と有機物及び溶媒等が混合されたセラミックスラリーを、ＰＥＴフィルム等のキャリアフィルム上に、スプレーコーティング、ダイコーティング、スクリーン印刷等の方法によってシート状に塗布することによって得ることができる。
セラミックグリーンシートの厚さは、０．４μｍ以上３．０μｍ以下が好ましい。
セラミック誘電体層の原料となる金属酸化物としては、積層セラミックコンデンサにおけるセラミック誘電体層を構成する原料と同様のものを好適に用いることができる。

工程Ｓ２では内部電極層を形成する。
内部電極層となる導電性ペーストは、Ｎｉ粉等の金属材料、溶剤、分散剤及びバインダからなり、セラミックグリーンシート上にスクリーン印刷、グラビア印刷等の方法で印刷することにより、内部電極パターンを作製することができる。
印刷された内部電極パターンの厚さは、０．３μｍ以上１．０μｍ以下が好ましい。

工程Ｓ３では、内部電極層を形成したセラミックグリーンシートを積層・圧着し、個片化する。
圧着方法としては、例えば、剛体プレスや静水圧プレス等が挙げられる。
なお、プレス時に最外層に一定厚みの樹脂シートを配置することで内部電極パターンが形成されていない部分にも充分に圧力が加わりセラミックグリーンシート同士の接着力を高めることができる。
得られたグリーンシート積層体を、必要に応じて、内部電極層が２箇所以上に露出するように切り出して個片化する。

工程Ｓ４では、個片化したグリーンシート積層体を、所定の条件で焼成する。
これにより、セラミック素体が得られる。

続いて、第１電極層の形成を行う（工程Ｓ５、Ｓ６）。
工程Ｓ５ではセラミック素体の第１の側面及び第２の側面、すなわち第１領域に金属粉末を含む第１電極ペーストを付与する。
例えば、金属粉末を溶媒中に分散させた第１電極ペーストをセラミック素体の第１領域に塗布することで付与する方法や、第１電極ペーストをシート状に成形した第１電極ペーストシートをセラミック素体の第１領域に貼り付けることにより付与する方法が挙げられる。
第１電極ペーストの厚さは、特に限定されないが、焼成後の第１電極層の厚さが、５μｍ以上５０μｍ以下となる厚さであることが好ましい。

第１電極ペーストは、例えば、金属粉末、ガラス、分散剤、溶媒等を含み、一定の粘度を有していることが好ましい。
金属粉末の平均粒子径は小さいほうが好ましく、平均粒子径が０．１μｍ以上３μｍ以下のものがより好ましい。
第１電極ペーストを構成する金属粉末は、本発明のセラミック電子部品において説明した第１電極層を構成する材料と同様のものを好適に用いることができ、金属粉末がＣｕ粉末であることが好ましい。

工程Ｓ６ではセラミック素体の第１領域に付与した第１電極ペーストを第１温度で焼き付ける。これにより第１電極層が形成される。
第１温度は第１電極ペーストに含まれる金属粉末の焼結が充分に進む温度であることが好ましく、８００℃以上、９４０℃以下であることが好ましい。
第１温度を８４０℃以上とすることで第１電極ペーストに含まれる金属粉末の焼結が充分に進むため、緻密度の高い第１電極層を形成することができる。
このようにして形成された第１電極層は第１外部電極となる。

続いて、抵抗電極層の形成を行う（工程Ｓ７、Ｓ８）。
なお、本発明のセラミック電子部品の製造方法において抵抗電極層を形成する工程は必須の工程ではない。
工程Ｓ７ではセラミック素体の第１の端面及び第２の端面、すなわち第２領域に抵抗電極ペーストを付与する。
例えば、セラミック素体の第２領域を抵抗電極層となる抵抗電極ペーストに浸漬する方法や、抵抗電極ペーストをシート状に加工したものをセラミック素体の第２領域に貼り付けることにより付与する方法、ディスペンサーにより塗布する方法等が挙げられる。
抵抗電極ペーストの厚さは、特に限定されないが、焼成後の抵抗電極層の厚さが５μｍ以上２５μｍ以下となる厚さであることが好ましい。

抵抗電極ペーストは、例えば、金属酸化物粉末、ガラス、分散剤、溶媒等を含み、一定の粘度を有していることが好ましい。
抵抗電極ペーストをシート状に加工する方法としては、抵抗電極ペーストをキャリアフィルム上に塗布し、乾燥させた後、キャリアフィルムを剥離する方法が挙げられる。
抵抗電極ペーストを構成する金属酸化物及びガラスは、本発明のセラミック電子部品において説明した抵抗電極層を構成する材料と同様のものを好適に用いることができる。

工程Ｓ８ではセラミック素体の第２領域に付与した抵抗電極ペーストを焼き付ける。
これにより抵抗電極層が形成される。
抵抗電極ペーストの焼き付け温度は、第１温度と、後述する第２温度（第１温度より低い温度）の間の温度とすることが好ましく、７２０℃以上、８００℃以下であることが好ましい。
抵抗電極ペーストの焼き付け温度を第１温度より低い温度にすると、先に形成した第１電極層にダメージを与えることが防止されるので好ましい。

続いて、第２電極層の形成を行う（工程Ｓ９、Ｓ１０）。
セラミック素体の第２領域に抵抗電極層を設けている場合、抵抗電極層の表面に第２電極層を形成する。セラミック素体の第２領域に抵抗電極層を設けていない場合、セラミック素体の第２領域に直接第２電極層の形成を行ってもよい。以下には抵抗電極層を設けた場合を前提に説明する。

工程Ｓ９では、抵抗電極層が設けられたセラミック素体の第１の端面及び第２の端面、すなわち第２領域に金属粉末を含む第２電極ペーストを付与する。
例えば、金属粉末を溶媒中に分散させた第２電極ペーストをセラミック素体の第２領域の抵抗電極層上に塗布することで付与する方法、抵抗電極層が形成されているセラミック素体の端面を第２電極ペーストに浸漬する方法、第２電極ペーストをシート状に成形した第２電極ペーストシートをセラミック素体の第２領域の抵抗電極層上に貼り付けることにより付与する方法が挙げられる。
第２電極ペーストの厚さは、特に限定されないが、焼成後の第２電極層の厚さが、５μｍ以上５０μｍ以下となる厚さであることが好ましい。

第２電極ペーストとしては、抵抗電極層よりも第２電極層の電気抵抗率が小さくなるような組成であればよく、例えば、金属粉末、ガラス、分散剤、溶媒等を含み、一定の粘度を有していることが好ましい。
金属粉末の平均粒子径は小さいほうが好ましく、平均粒子径が０．１μｍ以上３μｍ以下のものがより好ましい。
第２電極ペーストは、第１電極ペーストに含まれる金属粉末と同種の金属粉末を含む。
第１電極ペーストと第２電極ペーストに含まれる金属粉末がともにＣｕ粉末であることが好ましい。

工程Ｓ１０ではセラミック素体の第２領域に付与した第２電極ペーストを第２温度で焼き付ける。これにより第２電極層が形成される。
第２温度は第１温度よりも低い温度とする。
第２温度を第１温度より低い温度にすることにより、先に形成した第１電極層にダメージを与えることが防止される。
第２温度は６５０℃以上、７５０℃以下であることが好ましい。
金属粉末の焼結が充分に進む温度である第１温度よりも低い第２温度での焼き付けにより形成される第２電極層は、金属粉末の焼結が充分に進んでおらず緻密度の低い電極層となる。

続いて、第２電極層の表面に物理衝撃処理を施すことにより、第２電極層の表層部を緻密化する(工程Ｓ１１）。
物理衝撃処理としては、ブラスト処理、バレル処理等が挙げられる。ブラスト処理としてはサンドブラスト、ショットブラスト、湿式ブラストが挙げられる。
物理衝撃処理としてサンドブラストを使用する場合の条件は、吐出圧力０．０３ＭＰａ以上、０．１ＭＰａ以下が好ましい。また、砥粒の平均粒子径を６０μｍ以上、８０μｍ以下とすることが好ましい。
第２温度での焼き付けにより形成された第２電極層は緻密度の低い電極層であるが、物理衝撃処理を行うことにより第２電極層の表層に物理的な圧力が加わり、第２電極層の表層部が緻密化される。
その結果、第２電極層の表層部における金属の緻密度が第２電極層の内部における金属の緻密度よりも高くなる。
このようにして形成された第２電極層は第２外部電極の一部となる。

本発明のセラミック電子部品の製造方法では、第２電極ペーストの焼き付けを低温で行うことにより先に形成した第１電極層にダメージを与えることを防止する。そして、低温での焼き付けで得られた緻密度の低い第２電極層に対しての物理衝撃処理を施すことにより第２電極層の表層部を緻密化して、充分な緻密度を有する第２電極層を形成する。
このように低温での焼き付けと物理衝撃処理の組合せにより第２電極層を形成することによって、複数領域に充分な緻密度を有する外部電極を形成することができる。

また、第１電極層及び第２電極層へのめっき処理を行ってもよい（工程Ｓ１２）。
めっき処理によりめっき層を形成することにより、はんだ濡れ性が向上し、セラミック電子部品の実装が容易となる。めっき層の組成は特に限定されないが、Ｎｉ／Ｓｎめっきであることが好ましい。

以下、本発明のセラミック電子部品及びセラミック電子部品の製造方法をより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。

（実施例１）
（セラミック素体の作製）
セラミック材料としてのＢａＴｉＯ_３に、ポリビニルブチラール系バインダ、可塑剤及び有機溶剤としてのエタノールを加え、これらをボールミルにより湿式混合し、セラミックスラリーを作製した。次いで、このセラミックスラリーをリップ方式によりシート成形し、矩形のセラミックグリーンシートを得た。次に、上記セラミックグリーンシート上に、Ｎｉを含有する導電性ペーストをスクリーン印刷し、Ｎｉを主成分とする内部電極パターンを形成した。次に、内部電極パターンが形成されたセラミックグリーンシートを、内部電極層の引き出されている側が互い違いになるように複数枚積層し、コンデンサ本体となるべき生の積層シートを得た。次に、この生の積層シートを、加圧成形し、ダイシングにより分割してチップを得た。得られたチップをＮ_２雰囲気中にて１２００℃で加熱して、バインダを燃焼させた後、Ｈ_２、Ｎ_２及びＨ_２Ｏガスを含む還元性雰囲気中において焼成し、焼結したセラミック素体を得た。セラミック素体の構造は、複数のセラミック誘電体層と複数の内部電極層を有する構造である。セラミック素体の寸法は、Ｌ方向０．９２ｍｍ×Ｗ方向０．５５ｍｍ×Ｔ方向０．３９ｍｍであった。
Ｗ方向の端面である第１の側面及び第２の側面には第１内部電極層が露出しており、Ｌ方向の端面である第１の端面及び第２の端面には第２内部電極層が露出していた。
内部電極層の平均厚みは０．５５μｍ、内部電極層に挟まれるセラミック誘電体層の平均厚みは０．７５μｍであり、内部電極層の枚数は２６６枚であった。

（第１電極層の形成）
第１の側面及び第２の側面に露出する第１内部電極層の表面に対して、銅粉末を含有する導電性ペースト（第１電極ペースト）を塗布し、８５０℃で焼き付けすることで、セラミック素体の第１の側面及び第２の側面にそれぞれ第１電極層を形成した。

（抵抗電極層の形成）
Ｉｎ−Ｓｎ複合酸化物、ガラス及びＮｉ粉末を４０ｗｔ％：５０ｗｔ％：１０ｗｔ％の割合で混合した混合粉末を溶媒に分散させて抵抗電極ペーストを作製した。ガラスとしてはＢ−Ｓｉ−Ｚｎ−Ｂａ−Ｃａ−Ａｌ系ガラスを用いた。
第１の端面及び第２の端面に露出する第２内部電極層の表面に対して、得られた抵抗電極ペーストをディスペンサーで塗布し、７８０℃で焼き付けることで、セラミック素体の第１の端面及び第２の端面にそれぞれ抵抗電極層を形成した。

（第２電極層の形成）
平均粒子径１μｍの銅粉末（球状粒子と扁平粒子との混合物）とガラスとの混合物を溶媒に分散させて第２電極ペーストを作製した。
ガラスとしては、抵抗電極ペーストと同様のＢ−Ｓｉ−Ｚｎ−Ｂａ−Ｃａ−Ａｌ系ガラスを用いた。
得られた第２電極ペーストに、セラミック素体の第１の端面及び第２の端面を浸漬して抵抗電極層上に第２電極ペーストを塗布し、その後６８０℃で焼き付けることで、セラミック素体の第１の端面及び第２の端面にそれぞれ第２電極層を形成した。
抵抗電極層の厚さは２０μｍ以上３０μｍ以下であり、第２電極層の厚さは２０μｍ以上３０μｍ以下であった。

（物理衝撃処理）
第１電極層及び第２電極層を形成したセラミック素体に対してサンドブラスト処理を行った。
サンドブラストの条件は吐出圧力０．０５ＭＰａ、砥粒の平均粒子径７０μｍとした。
サンドブラスト処理により、緻密度の低い電極層である第２電極層の表層部が緻密化された。

（めっき処理）
第１電極層及び第２電極層に対してＮｉめっきを行い、続いてＳｎめっきを行い、第１電極層及び第２電極層上にそれぞれ、Ｎｉ／Ｓｎめっき層を形成した。
以上の工程によりセラミック電子部品としての積層セラミックコンデンサを製造した。

（実施例２、３）
実施例２ではサンドブラスト処理の時間を実施例１の１／４の時間とし、実施例３ではサンドブラスト処理の時間を実施例１の１／２の時間とした。
その他は実施例１と同様にしてセラミック電子部品としての積層セラミックコンデンサを製造した。

（比較例１）
比較例１ではサンドブラスト処理を行わなかった。
その他は実施例１と同様にしてセラミック電子部品としての積層セラミックコンデンサを製造した。

（緻密度の測定）
実施例１〜３及び比較例１の積層セラミックコンデンサの第２電極層の表層部、第２電極層の内部及び第１電極層につき、光学顕微鏡（ＮＩＫＯＮ製Ｌ−２００、対物レンズ１００倍）による断面写真を撮影し、２値化処理により視野１０μｍ×１０μｍを１００％としたときのＣｕ粒子の占める割合を８０／２５５階調で計算することにより緻密度を測定した。
積層セラミックコンデンサのサンプル数を１０個として、緻密度の平均値を算出し、結果を表１に示した。

（耐湿負荷試験）
実施例１〜３及び比較例１の積層セラミックコンデンサにつき、温度１２５℃、湿度９５％ＲＨ、印加電圧２．０Ｖの条件での耐湿負荷試験を行った。積層セラミックコンデンサの絶縁抵抗の対数値ＬｏｇＩＲを測定し、初期値に対して７２時間経過する前にＬｏｇＩＲが２桁以上低下したサンプルの数をカウントした。
積層セラミックコンデンサのサンプル数を７２個として、耐湿負荷試験でＬｏｇＩＲが２桁以上低下したサンプルの数を表１に示した。

（はんだ爆ぜ試験）
実施例１〜３及び比較例１の積層セラミックコンデンサをガラスエポキシ基板にリフロー実装（リフロー炉温度２６０℃）した後に、目視によりはんだの飛び散り具合を確認した。
はんだの飛び散りが多かったものをはんだ爆ぜ不良としてカウントした。
積層セラミックコンデンサのサンプル数を１０００個として、はんだ爆ぜ試験ではんだ爆ぜ不良と判断したサンプルの数を表１に示した。

実施例１〜３では第２電極層に対してサンドブラスト処理を行っており、第２電極層の表層部の緻密度が第２電極層の内部の緻密度に比べて高くなっている。そのため、耐湿負荷試験及びはんだ爆ぜ試験の結果に優れている。
一方、比較例１では第２電極層の内部の緻密度と表層部の緻密度が同じであるため、耐湿信頼性が低くなる。また、はんだ爆ぜ試験で不良となったサンプルの数が多いことから、第２電極層にめっき液の浸入が生じていることが推定される。
また、実施例１〜３では第２電極ペーストの焼き付け温度（６８０℃）及び抵抗電極ペーストの焼き付け温度（７８０℃）が第１電極ペーストの焼き付け温度（８５０℃）より低い。そのため、先に形成した第１電極層が後の抵抗電極ペーストの焼き付け及び第２電極ペーストの焼き付けによりダメージを受けることが防止される。

（実施例４）
実施例１において、セラミック素体の第１の端面及び第２の端面に抵抗電極層の形成を行わなかった。第２電極層はセラミック素体の第１の端面及び第２の端面上に直接形成した。
その他は実施例１と同様にしてセラミック電子部品としての積層セラミックコンデンサを製造した。
第２電極層の厚さは４０μｍであった。

（比較例２）
比較例２ではサンドブラスト処理を行わなかった。その他は実施例４と同様にしてセラミック電子部品としての積層セラミックコンデンサを製造した。

実施例４及び比較例２の積層セラミックコンデンサにつき、緻密度の測定及び耐湿負荷試験を行った。はんだ爆ぜ試験は行わなかった。
緻密度の測定結果と耐湿負荷試験の結果をまとめて表２に示した。

抵抗電極層の形成を行わない実施例４と比較例２の関係についても、サンドブラスト処理を行って第２電極層の表層部の緻密度を向上させた実施例４のほうが耐湿負荷試験の結果が良好になっていることが分かる。このことから、抵抗電極層の有無に関わらず、第２電極層の表層部の緻密度を第２電極層の内部の緻密度より高くすることによって耐湿信頼性の高い積層セラミックコンデンサ（セラミック電子部品）を製造できることが分かる。

１、２ 積層セラミックコンデンサ
１０ セラミック素体
１１ 第１の主面
１２ 第２の主面
１３ 第１の側面（第１領域）
１４ 第２の側面（第１領域）
１５ 第１の端面（第２領域）
１６ 第２の端面（第２領域）
２０ セラミック誘電体層
２１ 外層部
２２ 内層部
３０ 内部電極層
３５ 第１内部電極層
３６ 第２内部電極層
６１ 第１電極層
６２ 第２電極層
６２ａ 第２電極層の表層部
６２ｂ 第２電極層の内部
６３ 抵抗電極層
６４ 薄膜電極層
１００ 第１外部電極
２００ 第２外部電極

Claims (9)

1. セラミック素体の第１領域に金属粉末を含む第１電極ペーストを第１温度で焼き付けて、第１電極層を形成する工程と、
   前記セラミック素体の前記第１領域とは異なる領域である第２領域に、前記金属粉末と同種の金属粉末を含む第２電極ペーストを前記第１温度よりも低い第２温度で焼き付けて、第２電極層を形成する工程と、
   前記第２電極層の表面に物理衝撃処理を施すことにより、前記第２電極層の表層部を緻密化する工程と、を有するセラミック電子部品の製造方法。
2. 前記セラミック素体の前記第２領域に抵抗電極ペーストを焼き付けて抵抗電極層を形成し、前記抵抗電極層の表面に前記第２電極層を形成する請求項１に記載のセラミック電子部品の製造方法。
3. 前記抵抗電極ペーストの焼き付け温度を、前記第１温度と前記第２温度の間の温度とする請求項２に記載のセラミック電子部品の製造方法。
4. 前記セラミック素体は、その長手方向に対向して前記第２領域となる端面、その幅方向に対向して前記第１領域となる側面を有しており、前記側面に前記第１電極層を形成し、前記端面に前記抵抗電極層及び前記第２電極層を形成する請求項２又は３に記載のセラミック電子部品の製造方法。
5. 前記セラミック素体は、キャパシタを構成する少なくとも一対の第１内部電極層及び第２内部電極層と、前記第１内部電極層と前記第２内部電極層の間に設けられたセラミック誘電体層とを有する、請求項１〜４のいずれかに記載のセラミック電子部品の製造方法。
6. 前記第１電極層を前記第１内部電極層に電気的に接続し、前記第２電極層を前記第２内部電極層に電気的に接続する請求項５に記載のセラミック電子部品の製造方法。
7. 前記第２電極層の表層部を緻密化した後、前記第１電極層及び前記第２電極層の表面をめっき処理する工程を有する請求項１〜６のいずれか１項に記載のセラミック電子部品の製造方法。
8. 前記物理衝撃処理がサンドブラスト処理である請求項１〜７のいずれか１項に記載のセラミック電子部品の製造方法。
9. セラミック素体と、
   前記セラミック素体の第１領域に設けられた第１電極層と、
   前記セラミック素体の前記第１領域とは異なる領域である第２領域に設けられた第２電極層と、を備え、
   前記第１電極層と前記第２電極層とは、同種の金属を含み、前記第１電極層と前記第２電極層に含まれる前記同種の金属の緻密度が異なっており、
   前記第２電極層の表層部における前記金属の緻密度が、前記第２電極層の内部における前記金属の緻密度より高くなっている、セラミック電子部品。

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