KR20180113457A - 적층 세라믹 콘덴서 - Google Patents

적층 세라믹 콘덴서 Download PDF

Info

Publication number
KR20180113457A
KR20180113457A KR1020180037997A KR20180037997A KR20180113457A KR 20180113457 A KR20180113457 A KR 20180113457A KR 1020180037997 A KR1020180037997 A KR 1020180037997A KR 20180037997 A KR20180037997 A KR 20180037997A KR 20180113457 A KR20180113457 A KR 20180113457A
Authority
KR
South Korea
Prior art keywords
layer
face
internal electrode
ceramic capacitor
multilayer ceramic
Prior art date
Application number
KR1020180037997A
Other languages
English (en)
Other versions
KR102048322B1 (ko
Inventor
토시카즈 마키노
히데히코 타나카
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20180113457A publication Critical patent/KR20180113457A/ko
Application granted granted Critical
Publication of KR102048322B1 publication Critical patent/KR102048322B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Abstract

외부전극에 저항 성분이 부여되어 있으면서, 저항치의 편차가 작은 적층 세라믹 콘덴서를 제공하는 것.
적층 방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 포함하고, 적층 방향으로 마주 보는 제1 주면 및 제2 주면과, 적층 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면과, 적층 방향 및 폭 방향에 직교하는 길이 방향으로 마주 보는 제1 단면 및 제2 단면을 가지는 적층체와, 상기 적층체의 적어도 한쪽 단면에 마련된 외부전극을 포함한 적층 세라믹 콘덴서로서, 상기 외부전극은 상기 적층체의 단면 상에 배치된 저항층과, 상기 저항층 상에 배치된 도전층과, 상기 도전층 상에 배치된 도금층을 포함하고, 상기 저항층은 금속상, 유리 및 산화물을 포함하며, 상기 저항층에 포함되는 상기 금속상의 비율은 상기 저항층의 절단면의 면적에 대하여 7.5vol% 이상, 15.6vol% 이하이며, 상기 금속상의 평균 입경은 1.6㎛ 이하인 것을 특징으로 하는 적층 세라믹 콘덴서.

Description

적층 세라믹 콘덴서{MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 콘덴서에 관한 것이다.
적층 세라믹 콘덴서는 등가 직렬 저항(ESR)이 낮기 때문에 고주파 영역에서 공진했을 때에 회로의 기준이 되는 임피던스를 초과하는 경우가 존재한다. 그렇기 때문에, 고주파 대응의 적층 세라믹 콘덴서로서 저항을 접속시킨 적층 세라믹 콘덴서(저항 장착 콘덴서라고도 함)가 존재한다. 저항 장착 콘덴서로는 예를 들면 유전체층(세라믹층이라고도 함)과 내부전극층이 교대로 적층된 소자 본체에, 도전성 물질과 유리를 포함하는 제1 도전층과, 금속과 유리를 포함하는 제2 도전층으로 이루어지는 외부단자 전극을 접속한 적층 세라믹 콘덴서가 있다(예를 들면, 특허문헌 1).
일본 공개특허공보 2004-128328호
특허문헌 1에 기재된 기술에 있어서는 저항 성분을 부여할 때에 저항층이 되는 층 중에 금속상(metallic phase)의 비율이 증가하면 저항치의 편차가 커진다는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 외부전극에 저항 성분이 부여되어 있으면서, 저항치의 편차가 작은 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다.
본 발명의 적층 세라믹 콘덴서는, 적층 방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 포함하고, 적층 방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 적층 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면과, 적층 방향 및 폭 방향에 직교하는 길이 방향으로 마주 보는 제1 단면(端面) 및 제2 단면을 가지는 적층체와, 상기 적층체의 적어도 한쪽 단면에 마련된 외부전극을 포함한 적층 세라믹 콘덴서로서, 상기 외부전극은 상기 적층체의 단면 상에 배치된 저항층과, 상기 저항층 상에 배치된 도전층과, 상기 도전층 상에 배치된 도금층을 포함하고, 상기 저항층은 금속상, 유리 및 산화물을 포함하고, 상기 저항층에 포함되는 상기 금속상의 비율은 상기 저항층의 절단면의 면적에 대하여 7.5vol% 이상, 15.6vol% 이하이며, 상기 금속상의 평균 입경은 1.6㎛ 이하인 것을 특징으로 한다.
저항층에 금속상이 7.5vol% 이상, 15.6vol% 이하의 비율로 존재하고 있는 경우에, 금속상의 평균 입경이 1.6㎛ 이하라고 하는 것은 저항층 내에 금속상이 잘 분산되어 존재하고 있는 것을 의미한다. 그렇기 때문에, 저항치의 편차를 억제할 수 있다.
본 발명의 적층 세라믹 콘덴서에서는, 상기 저항층의 두께는, 두께가 가장 두꺼운 부분에서 20.0㎛ 이상, 30.0㎛ 이하인 것이 바람직하고, 상기 도전층의 두께는, 내부전극층을 덮고 있는 범위에 있어서 두께가 가장 얇은 부분에서 1.0㎛ 이상, 15.0㎛ 이하인 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에서는, 상기 산화물은 ITO를 포함하는 것이 바람직하다. 또한, 상기 저항층에 포함되는 상기 산화물의 비율은 상기 저항층의 절단면의 면적에 대하여 20.0vol% 이상, 40.0vol% 이하인 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 금속상은 Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것이 바람직하다.
또한, 상기 유리는 B, Si, Zn, Ca, Ba 및 Al로 이루어지는 군으로부터 선택된 적어도 1종의 원소를 포함하는 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 내부전극층은 상기 적층체의 단면에 인출된 제1 내부전극층과, 상기 적층체의 측면에 인출된 제2 내부전극층을 포함하고, 상기 저항층은 상기 제1 내부전극층과 접속하는 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 적층체의 치수는, 단면 방향의 치수를 길이 치수, 측면 방향의 치수를 폭 치수, 적층 방향의 치수를 두께 치수로 하면, 상기 길이 치수는 0.95㎜ 이상, 1.10㎜ 이하이고, 상기 폭 치수는 0.5㎜ 이상, 0.7㎜ 이하이며, 상기 두께 치수는 0.25㎜ 이상, 0.5㎜ 이하인 것이 바람직하다.
본 발명의 세라믹 콘덴서에 의하면, 외부전극에 저항 성분이 부여되어 있으면서, 저항치의 편차가 작은 적층 세라믹 콘덴서를 제공할 수 있다.
도 1은 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 일례를 모식적으로 나타내는 사시도(斜視圖)이다.
도 2는 본 발명의 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 3(a)는 도 2에 도시하는 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이며, 도 3(b)는 도 2에 도시하는 적층 세라믹 콘덴서의 WT 절단면의 일례를 모식적으로 나타내는 단면도이다.
도 4는 도 3(a)에 있어서 파선으로 둘러싼 외부전극 근방의 영역의 확대 단면도이다.
도 5는 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 6은 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 다른 일례를 모식적으로 나타내는 사시도이다.
도 7은 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 8은 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 다른 일례를 모식적으로 나타내는 사시도이다.
도 9는 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 10(a)는 실시예 2에서의 외부전극 근방의 전자 현미경 사진이며, 도 10(b)는 비교예 6에서의 외부전극 근방의 전자 현미경 사진이다.
이하, 도면을 참조하여 본 발명의 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법에 대해서 설명한다. 그러나, 본 발명은 이하의 구성에 한정되는 것이 아니며, 본 발명의 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 적용할 수 있다. 한편, 이하에 있어서 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합시킨 것도 또한 본 발명이다.
[적층 세라믹 콘덴서]
이하, 적층체와 외부전극을 포함한 본 발명의 적층 세라믹 콘덴서에 대해서 예를 설명한다.
우선, 도 1 및 도 2를 이용하여 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체 및 외부전극에 대해서 설명한다.
도 1은 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 일례를 모식적으로 나타내는 사시도이다. 도 2는 본 발명의 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
본 발명의 적층 세라믹 콘덴서 및 적층체에서는 길이 방향, 폭 방향, 적층 방향을 도 1에 도시하는 적층체(10) 및 도 2에 도시하는 적층 세라믹 콘덴서(1)에 있어서 각각 양쪽 화살표 L, W, T로 정하는 방향으로 한다. 여기서, 길이 방향과 폭 방향과 적층 방향은 서로 직교한다. 적층 방향은 적층체(10)를 구성하는 복수의 유전체층(20)과 복수의 내부전극층(30)을 쌓아 올리는 방향이다.
적층체(10)는 6면을 가지는 대략 직방체형상이며, 적층된 복수의 유전체층(20)과 복수의 내부전극층(30)을 가진다. 그리고, 도 1 중에 양쪽 화살표 T로 나타내는 적층 방향(T)으로 마주 보는 제1 주면(11) 및 제2 주면(12)과, 적층 방향(T)에 직교하는 양쪽 화살표 W로 나타내는 폭 방향(W)으로 마주 보는 제1 측면(13) 및 제2 측면(14)과, 적층 방향(T) 및 폭 방향(W)에 직교하는 양쪽 화살표 L로 나타내는 길이 방향(L)으로 마주 보는 제1 단면(15) 및 제2 단면(16)을 포함한다.
본 명세서에 있어서, 제1 단면(15) 및 제2 단면(16)에 교차하면서, 적층체(10)의 적층 방향을 따른 적층체(10)의 절단면을 LT 절단면이라고 한다. 또한, 제1 측면(13) 또는 제2 측면(14)에 교차하면서, 적층체(10)의 적층 방향을 따른 적층체(10)의 절단면을 WT 절단면이라고 한다. 또한, 제1 측면(13), 제2 측면(14), 제1 단면(15) 또는 제2 단면(16)에 교차하면서, 적층체(10)의 적층 방향에 직교하는 적층체(10)의 절단면을 LW 절단면이라고 한다.
적층체(10)는 모서리부 및 능선부가 라운드형으로 되어 있는 것이 바람직하다. 모서리부는 적층체의 ３면이 교차하는 부분이며, 능선부는 적층체의 2면이 교차하는 부분이다.
유전체층(20)은 외층부(21)와 내층부(22)를 포함한다. 외층부(21)는 적층체(10)의 양 주면 측에 위치하고, 주면과 주면에 가장 가까운 내부전극층 사이에 위치하는 유전체층이다. 양 외층부(21)에 끼인 영역이 내층부(22)이다.
적층체(10)의 단면 방향의 치수인 길이 치수(도 1 중, 양쪽 화살표 L로 나타내는 길이)는 0.95㎜ 이상, 1.10㎜ 이하인 것이 바람직하다. 적층체(10)의 측면 방향의 치수인 폭 치수(도 1 중, 양쪽 화살표 W로 나타내는 길이)는 0.5㎜ 이상, 0.7㎜ 이하인 것이 바람직하다. 적층체(10)의 적층 방향의 치수인 두께 치수(도 1 중, 양쪽 화살표 T로 나타내는 길이)는 0.25㎜ 이상, 0.5㎜ 이하인 것이 바람직하다.
유전체층의 매수는 100장 이상, 350장 이하인 것이 바람직하다. 한편, 유전체층의 매수에는 외층부를 구성하는 유전체층의 매수를 포함시키지 않는다.
유전체층 중 내층부를 구성하는 각 유전체층의 두께는 0.6㎛ 이상, 1.5㎛ 이하인 것이 바람직하다. 또한, 외층부의 두께는 20㎛ 이상, 100㎛ 이하인 것이 바람직하다.
상기한 바와 같은 적층체의 각 치수의 측정은 마이크로미터에 의해 실시할 수 있고, 유전체층의 매수의 카운트는 광학 현미경을 이용하여 실시할 수 있다.
각 유전체층으로는 티탄산 바륨(BaTiO3)으로 대표되는 일반식 AmBO3(A 사이트는 Ba이며, Ba 이외에 Sr 및 Ca로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하고 있어도 된다. B 사이트는 Ti이며, Ti 이외에 Zr 및 Hf로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하고 있어도 된다. O는 산소. m은 A 사이트와 B 사이트의 몰비.)로 나타내는 페로브스카이트형 화합물을 바람직하게 사용할 수 있다. 또한 티탄산 칼슘(CaTiO3), 티탄산 스트론튬(SrTiO3) 또는 지르콘산 칼슘(CaZrO3) 등을 주성분으로 하는 세라믹 재료를 이용해도 된다. 또한, 각 유전체층은 주성분보다도 함유량이 적은 부성분으로서 Mn, Mg, Si, Co, Ni, V, Al 또는 희토류 원소 등을 포함하고 있어도 된다.
도 2에 도시하는 적층 세라믹 콘덴서(1)는 도 1에 도시하는 적층체(10)의 단면(제1 단면(15) 및 제2 단면(16))이 외부전극(100)에 의해 덮여 있으며, 또한 적층체(10)의 측면(제1 측면(13) 및 제2 측면(14))의 일부가 외부전극(200)에 의해 덮여 있다. 외부전극의 구성의 상세 내용에 대해서는 후술한다.
이어서, 도 3(a) 및 도 3(b)를 이용하여 본 발명의 적층 세라믹 콘덴서를 구성하는 내부전극층 및 외부전극에 대해서 설명한다.
도 3(a)는 도 2에 도시하는 적층 세라믹 콘덴서의 LT 절단면의 일례를 모식적으로 나타내는 단면도이다. 도 3(a)는 도 2에서의 A-A선 단면도이기도 하다. 도 3(b)는 도 2에 도시하는 적층 세라믹 콘덴서의 WT 절단면의 일례를 모식적으로 나타내는 단면도이다. 도 3(b)는 도 2에서의 B-B선 단면도이기도 하다.
도 3(a) 및 도 3(b)에 도시하는 바와 같이, 복수의 내부전극층(30)은 적층 방향으로 배치된 제1 내부전극층(35) 및 제2 내부전극층(36)을 포함한다. 제1 내부전극층(35)은 제1 단면(15) 및 제2 단면(16)에 인출되고, 제2 내부전극층(36)은 제1 측면(13) 및 제2 측면(14)에 인출되어 있다.
제1 내부전극층(35)은, 유전체층(20)을 끼고 제2 내부전극층(36)과 대향하는 대향전극부와, 대향전극부로부터 제1 단면(15) 또는 제2 단면(16)에 인출된 인출전극부를 가지고, 제1 단면(15) 상 및 제2 단면(16) 상에는 제1 내부전극층(35)이 노출되는 영역이 형성되어 있다.
제2 내부전극층(36)은, 유전체층(20)을 끼고 제1 내부전극층(35)의 대향전극부와 대향하는 대향전극부와, 대향전극부로부터 제1 측면(13) 또는 제2 측면(14)에 인출되어 노출되는 인출전극부를 가지고, 제1 측면(13) 상 및 제2 측면(14) 상에는 제2 내부전극층(36)이 노출되는 영역이 형성되어 있다.
제1 내부전극층(35)과 제2 내부전극층(36)이 유전체층(20)을 끼고 대향하는 대향전극부에서 정전 용량이 발생한다.
내부전극층은 Ni, Cu, Ag, Pd, Ag-Pd 합금 또는 Au 등의 금속 재료를 포함하고 있는 것이 바람직하다. 또한, 유전체층에 포함되는 세라믹 재료와 동일 조성계의 유전체 재료를 포함하고 있는 것도 바람직하다.
내부전극층의 매수는 70장 이상, 300장 이하인 것이 바람직하고, 110장 이상, 270장 이하인 것이 보다 바람직하다.
또한, 내부전극층의 평균 두께는 0.2㎛ 이상, 1.0㎛ 이하인 것이 바람직하다.
또한, 내부전극층이 유전체층을 덮고 있는 비율(1층을 상부면에서 본 경우의 면적 비율)은 50% 이상, 95% 이하인 것이 바람직하다.
외부전극(100)은 적층체(10)의 단면에 마련된 외부전극이며, 적층체(10)의 단면에 인출된 제1 내부전극층(35)과 접속되어 있다.
한쪽 단면에 마련된 외부전극(100)은 적층체(10)의 제1 단면(15)에 배치되며, 또한 제1 단면(15)으로부터 제1 측면(13), 제2 측면(14), 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다. 다른 쪽 단면에 마련된 외부전극(100)은 적층체(10)의 제2 단면(16)에 배치되며, 또한 제2 단면(16)으로부터 제1 측면(13), 제2 측면(14), 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다.
외부전극(100)은 적층체(10)의 단면 상에 마련된 저항층(62)과, 저항층(62) 상에 배치된 도전층(63)과, 도전층(63) 상에 배치된 도금층(64)을 포함한다.
도전층(63)은 저항층(62)보다도 전기 저항률이 작은 층이다.
저항층은 금속상, 유리 및 산화물을 포함한다.
금속상은 Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것이 바람직하다.
유리는 B, Si, Zn, Ca, Ba 및 Al로 이루어지는 군으로부터 선택된 적어도 1종의 원소를 포함하는 것이 바람직하다. 유리의 종류로는 B-Si계 유리, B-Si-Zn계 유리, B-Si-Zn-Ba계 유리, B-Si-Zn-Ba-Ca-Al계 유리 등을 사용할 수 있다.
산화물은 저항층의 저항 성분이 되는 화합물이다. 저항 성분이란, 일반적인 외부전극에 포함되는 금속이나 유리를 제외한 전기 저항률이 비교적 높은 성분을 가리킨다.
저항 성분을 구성하는 산화물로는 예를 들면, In-Sn 복합 산화물(ITO), La-Cu 복합 산화물, Sr-Fe 복합 산화물, Ca-Sr-Ru 복합 산화물 등의 복합 산화물, Al2O3, ZrO2, TiO2, ZnO 등을 이용할 수 있다. 이들 중에서는 ITO가 특히 바람직하다.
본 발명의 적층 세라믹 콘덴서에서는, 저항층에 포함되는 금속상의 비율은 저항층의 절단면의 면적에 대하여 7.5vol% 이상, 15.6vol% 이하이며, 금속상의 평균 입경은 1.6㎛ 이하가 된다.
이하에 저항층에 포함되는 금속상의 비율 및 금속상의 평균 입경을 구하는 방법에 대해서 설명한다.
도 4는 도 3(a)에 있어서 파선으로 둘러싼 외부전극 근방의 영역의 확대 단면도이다.
도 4에 도시하는 바와 같은 외부전극 근방의 영역의 LT 단면도에 있어서, 저항층의 두께가 가장 두꺼워지는 부분(통상은 적층 방향의 중앙)에 있어서 적층체의 단면에 수직으로 향하는 가상 선(양쪽 화살표 Y1)을 그어, 이 가상 선의 중점 Y를 중심으로 하여 20㎛×20㎛의 시야의 범위를 정한다. 도 4에는 이 시야의 범위를 점선의 정사각형으로 나타내고 있다.
한편, LT 절단면은 외부전극을 포함하도록 적층 세라믹 콘덴서를 폭 방향 중앙부까지 연마하고, 연마면의 연마 늘어짐을 제거함으로써 얻는다.
한편, 이 중점 Y가 "두께 방향의 중앙부"가 된다.
이 범위에 있어서 SEM(주사형 전자 현미경)에 의한 촬상을 실시하여, 화상으로부터 촬상한 화상으로부터 금속상을 추출하고, 화상 처리를 실시함으로써 금속상의 누적 면적 및 원상당 직경의 평균 입경을 산출한다.
분석 범위의 저항층 절단면의 면적은 20㎛×20㎛이므로, 금속상의 비율(vol%)은 이하의 식으로 구해진다.
금속상의 비율(vol%)=[금속상의 누적 면적(㎛2)/(20×20)]×100
이렇게 하여 구해진 저항층에 포함되는 금속상의 비율은 체적 기준에서의 비율이 되므로 단위를 vol%로 하고 있다.
금속상의 비율이 7.5vol% 미만의 경우, 금속상의 평균 입경과 관계없이 저항치 편차가 원래 작기 때문에 금속상의 평균 입경을 조정함으로써 저항치의 편차를 개선한다는 본 발명의 효과가 얻어지기 어렵다.
특히, 금속상의 비율이 7.5vol% 미만이면, 예를 들면 100mΩ 이하의 비교적 낮은 저항치의 저항층을 설계하는 것이 어려운 경우가 있다. 그러므로, 비교적 낮은 저항치의 저항층을 설계하면서, 저항치 편차를 안정시키기 위해서는 금속상의 비율을 7.5vol% 이상으로 하고, 금속상의 평균 입경을 1.6㎛ 이하로 하는 것이 바람직하다.
또한, 금속상의 비율이 15.6vol%를 초과하면, 입경의 제어가 곤란하여 저항치 편차가 안정되지 않는다.
금속상이 복수의 금속종으로 이루어질 경우는 그 합계 값으로 금속상의 비율을 정한다.
금속상의 평균 입경은 상기 방법으로 구해지는 원상당 직경의 평균 입경이다.
금속상의 평균 입경이 1.6㎛ 이하인 것은, 금속상의 크기가 지나치게 큰 경우가 없는 것, 즉 응집되지 않고 저항층 중에서 잘 분산되고 있는 것을 의미한다.
또한, 금속상의 평균 입경이 1.0㎛ 이하인 것이 바람직하다.
금속상이 잘 분산되어 있으면 저항층의 저항치 편차가 작은 적층 세라믹 콘덴서가 된다. 한편, 금속상의 평균 입경은 0.2㎛ 이상인 것이 바람직하다.
또한, 저항층에 포함되는 산화물의 비율은 저항층의 절단면의 면적에 대하여 20.0vol% 이상, 40.0vol% 이하인 것이 바람직하다. 저항층에 포함되는 산화물의 비율은 금속상의 비율의 산출 방법과 마찬가지로 SEM에 의한 촬상을 실시하고, 화상으로부터 촬상한 화상으로부터 산화물을 추출하여 화상 처리를 실시함으로써 산화물의 누적 면적을 구하여 이하의 식에 의해 산출할 수 있다.
산화물의 비율(vol%)=[산화물의 누적 면적(㎛2)/(20×20)]×100
산화물이 복수 종으로 이루어질 경우는 그 합계 값으로 산화물의 비율을 정한다.
한편, 본 명세서에 있어서 저항층의 관찰에 사용하는 SEM으로는 FE-SEM(전해 방출형 전자 현미경)을 사용하는 것이 바람직하다.
이어서, 저항층 상에 배치된 도전층과, 도전층 상에 배치된 도금층에 대해서 설명한다.
도전층은 베이킹층, 수지층 및 박막층으로 이루어지는 군으로부터 선택된 적어도 1개의 층을 포함하는 것이 바람직하다.
베이킹층은 유리와 금속을 포함하는 층인 것이 바람직하다.
유리로는 BaO-SrO-B2O3-SiO2계 유리 프릿 등을 사용할 수 있다. 금속으로는 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금 및 Au 등으로 이루어지는 군으로부터 선택되는 적어도 1개의 금속을 포함하는 것이 바람직하다. 또한, 베이킹층은 복수 층 마련되어 있어도 된다.
베이킹층은 유리 및 금속을 포함하는 도전성 페이스트를 적층체에 도포하여 베이킹한 것이며, 내부전극층과 동시 소성한 것이어도 되고, 내부전극층을 소성한 후에 베이킹해도 된다.
수지층은 도전성 입자와 열경화성 수지를 포함해도 된다. 수지층을 형성하는 경우는 베이킹층을 형성하지 않고 저항층 상에 직접 형성해도 된다. 또한, 수지층은 복수 층 마련되어 있어도 된다.
박막층은 스패터법 또는 증착법 등의 박막 형성법에 의해 형성되고, 금속 입자가 퇴적된 두께 1㎛ 이하의 층이다.
도금층은 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 및 Sn으로 이루어지는 군으로부터 선택되는 적어도 1개의 금속을 포함하는 층인 것이 바람직하다.
도금층은 복수 층에 의해 형성되어 있어도 된다. 바람직하게는 Ni 도금층, Sn 도금층의 2층 구조이다. Ni 도금층은 하부전극층이 적층 세라믹 콘덴서를 실장할 때의 솔더에 의해 침식되는 것을 방지할 수 있고, Sn 도금층은 적층 세라믹 콘덴서를 실장할 때의 솔더의 젖음성을 향상시켜서 실장을 용이하게 할 수 있다.
이어서, 외부전극을 구성하는 각 층의 바람직한 두께에 대해서 설명한다.
저항층의 두께는, 두께가 가장 두꺼운 부분에서 20.0㎛ 이상, 30.0㎛ 이하인 것이 바람직하다. 저항층의 두께가 가장 두꺼워지는 부분은, 통상은 적층 방향의 중앙이며, 도 4에 양쪽 화살표 Y1로 나타내는 부분이다.
또한 도전층의 두께는, 내부전극층을 덮고 있는 범위에 있어서 두께가 가장 얇은 부분에서 1.0㎛ 이상, 15.0㎛ 이하인 것이 바람직하다.
도전층이 내부전극층을 덮고 있는 범위란, 도 4에 있어서 양쪽 화살표 X1로 나타내는 부분이며, 가장 바깥에 위치하는 내부전극층의 안쪽을 의미한다.
이 범위에 있어서 도전층이 가장 얇은 부분의 두께를 1.0㎛ 이상, 15.0㎛ 이하로 하는 것이 바람직하다. 도 4에는 도전층이 가장 얇은 부분의 두께를 모식적으로 양쪽 화살표 Y2로 나타내고 있다.
도전층이 베이킹층을 포함할 경우, 베이킹층의 가장 두꺼운 부분의 두께는 20㎛ 이상, 30㎛ 이하인 것이 바람직하다.
또한, 도전층이 수지층을 포함할 경우, 수지층의 가장 두꺼운 부분의 두께는 5㎛ 이상, 30㎛ 이하인 것이 바람직하다.
또한, 도금층의 두께에 대해서는 도금층 1층당의 두께가 1㎛ 이상 10㎛ 이하인 것이 바람직하다. Ni 도금층과 Sn 도금층을 가질 경우는 합계로 약 10㎛인 것이 바람직하다.
외부전극(200)은 적층체(10)의 측면에 마련된 외부전극이며, 적층체(10)의 측면에 인출된 제2 내부전극층(36)과 접속되어 있다.
한쪽 측면에 마련된 외부전극(200)은 적층체(10)의 제1 측면(13)에 배치되고, 또한 제1 측면(13)으로부터 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다. 다른 쪽의 측면에 마련된 외부전극(200)은 적층체(10)의 제2 측면(14)에 배치되고, 또한 제2 측면(14)으로부터 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다.
외부전극(200)의 구성은 외부전극(100)과 마찬가지로 저항층, 도전층 및 도금층을 가지는 구성이어도 되고, 다른 층 구성이어도 된다.
예를 들면, 구리 분말 등의 도전성 입자를 포함하는 도전성 페이스트를 도포하여 소성함으로써 형성된 저(低)저항의 외부전극이어도 된다.
도 5는 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 5에 도시하는 적층 세라믹 콘덴서(2)에서는 적층체(10)의 단면의 일부를 덮는 외부전극(110)이 마련되어 있다.
적층 세라믹 콘덴서(2)에서는 외부전극(110)이 적층체(10)의 단면에 마련된 외부전극이며, 적층체(10)의 단면에 인출된 제1 내부전극층(35)과 접속되어 있는 점은 도 2에 도시하는 적층 세라믹 콘덴서(1)와 동일하다.
단, 외부전극(110)이 연장되고 있는 범위가 다른 것을 제외하고는 도 2에 도시하는 적층 세라믹 콘덴서(1)의 외부전극(100)과 같다. 그 외에는 동일한 구성을 포함하고 있다.
적층 세라믹 콘덴서(2)에서는, 한쪽 단면에 마련된 외부전극(110)은 적층체(10)의 제1 단면(15)에 배치되고, 또한 제1 단면(15)으로부터 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다. 다른 쪽 단면에 마련된 외부전극(110)은 적층체(10)의 제2 단면(16)에 배치되고, 또한 제2 단면(16)으로부터 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다.
이 외부전극(110)은 도 2에 도시하는 적층 세라믹 콘덴서(1)의 외부전극(100)과 마찬가지로, 적층체(10)의 단면 상에 마련된 저항층과, 저항층 상에 배치된 도전층과, 도전층 상에 배치된 도금층을 포함한다.
그리고, 저항층에 포함되는 금속상의 비율 및 금속상의 평균 입경이 소정의 범위 내로 정해져 있다.
도 6은 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 다른 일례를 모식적으로 나타내는 사시도이다. 도 7은 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 6에 도시하는 적층체(70)에서는 내부전극층(30)이 모두 적층체의 단면에 인출되어 있다. 즉, 제1 단면(15)에는 제1 내부전극층(35) 및 제2 내부전극층(36)이 교대로 인출되어 있고, 제2 단면(16)에도 제1 내부전극층(35) 및 제2 내부전극층(36)이 교대로 인출되어 있다. 이것은 이른바 2단자형의 적층 세라믹 콘덴서를 구성하는 적층체의 구성이다.
도 7에는 도 6에 도시하는 적층체(70)의 단면에 외부전극(120)을 마련한 적층 세라믹 콘덴서(3)를 나타내고 있다.
적층 세라믹 콘덴서(3)는 적층체의 구성이 다르고, 외부전극이 적층체의 단면에만 마련되어 있는 것 외에는 도 2에 도시하는 적층 세라믹 콘덴서(1)와 동일한 구성을 포함하고 있다. 외부전극(120)은 적층체(70)의 단면에 마련된 외부전극이며, 적층체(70)의 단면에 인출된 제1 내부전극층(35) 및 제2 내부전극층(36)과 접속되어 있다.
적층 세라믹 콘덴서(3)에서는, 한쪽 단면에 마련된 외부전극(120)은 적층체(70)의 제1 단면(15)에 배치되고, 또한 제1 단면(15)으로부터 제1 측면(13), 제2 측면(14), 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다. 다른 쪽 단면에 마련된 외부전극(120)은 적층체(70)의 제2 단면(16)에 배치되고, 또한 제2 단면(16)으로부터 제1 측면(13), 제2 측면(14), 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다.
이 외부전극(120)은 도 2에 도시하는 적층 세라믹 콘덴서(1)의 외부전극(100)과 마찬가지로, 적층체(70)의 단면 상에 마련된 저항층과, 저항층 상에 배치된 도전층과, 도전층 상에 배치된 도금층을 포함한다.
그리고, 저항층에 포함되는 금속상의 비율 및 금속상의 평균 입경이 소정의 범위 내로 정해져 있다.
도 8은 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 다른 일례를 모식적으로 나타내는 사시도이다. 도 9는 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 사시도이다.
도 8에 도시하는 적층체(80)는 도 6에 도시하는 적층체(70)와 마찬가지로 2단자형의 적층 세라믹 콘덴서를 구성하는 적층체이지만, 폭 치수(양쪽 화살표 W로 나타내는 길이)가 길이 치수(양쪽 화살표 L로 나타내는 길이)보다도 길게 되어 있는 점에서 다르다. 이것은 이른바 2단자형의 적층 세라믹 콘덴서 중 LW 역전 콘덴서를 구성하는 적층체의 구성이다.
이 경우, 적층체(80)의 폭 치수는 0.95㎜ 이상, 1.10㎜ 이하인 것이 바람직하다. 적층체(80)의 길이 치수는 0.5㎜ 이상, 0.7㎜ 이하인 것이 바람직하다. 적층체(80)의 두께 치수는 0.25㎜ 이상, 0.5㎜ 이하인 것이 바람직하다.
도 8에 도시하는 적층체(80)에서는 내부전극층(30)이 모두 적층체의 단면에 인출되어 있다. 즉, 제1 단면(15)에는 제1 내부전극층(35) 및 제2 내부전극층(36)이 교대로 인출되어 있고, 제2 단면(16)에도 제1 내부전극층(35) 및 제2 내부전극층(36)이 교대로 인출되어 있다.
도 9에는 도 8에 도시하는 적층체(80)의 단면에 외부전극(130)을 마련한 적층 세라믹 콘덴서(4)를 나타내고 있다.
적층 세라믹 콘덴서(4)는 적층체의 구성이 다르고, 외부전극이 적층체의 단면에만 마련되어 있는 것 외에는 도 2에 도시하는 적층 세라믹 콘덴서(1)와 동일한 구성을 포함하고 있다. 외부전극(130)은 적층체(80)의 단면에 마련된 외부전극이며, 적층체(80)의 단면에 인출된 제1 내부전극층(35) 및 제2 내부전극층(36)과 접속되어 있다.
적층 세라믹 콘덴서(4)에서는, 한쪽 단면에 마련된 외부전극(130)은 적층체(80)의 제1 단면(15)에 배치되고, 또한 제1 단면(15)으로부터 제1 측면(13), 제2 측면(14), 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다. 다른 쪽 단면에 마련된 외부전극(130)은 적층체(80)의 제2 단면(16)에 배치되고, 또한 제2 단면(16)으로부터 제1 측면(13), 제2 측면(14), 제1 주면(11) 및 제2 주면(12)으로 연장되고 있다.
이 외부전극(130)은 도 2에 도시하는 적층 세라믹 콘덴서(1)의 외부전극(100)과 마찬가지로, 적층체(80)의 단면 상에 마련된 저항층과, 저항층 상에 배치된 도전층과, 도전층 상에 배치된 도금층을 포함한다.
그리고, 저항층에 포함되는 금속상의 비율 및 금속상의 평균 입경이 소정의 범위 내로 정해져 있다.
[적층 세라믹 콘덴서의 제조 방법]
이하에 본 발명의 적층 세라믹 콘덴서를 제조할 수 있는 적층 세라믹 콘덴서의 제조 방법에 대해서 설명한다.
유전체 시트, 내부전극층용 도전성 페이스트를 준비한다. 유전체 시트나 내부전극층용 도전성 페이스트에는 바인더 및 용제가 포함되는데, 공지의 유기 바인더나 유기 용제를 이용할 수 있다. 유전체층의 원료가 되는 세라믹으로는 본 발명의 적층 세라믹 콘덴서에서의 유전체층을 구성하는 원료와 동일한 것을 바람직하게 이용할 수 있다.
유전체 시트 상에, 예를 들면, 스크린 인쇄나 그라비어 인쇄 등에 의해 소정의 패턴으로 내부전극층용 도전성 페이스트를 인쇄하여 내부전극 패턴을 형성한다.
내부전극 패턴이 인쇄되어 있지 않은 외층용 유전체 시트를 소정 매수 적층하고, 그 위에 내부전극 패턴이 인쇄된 유전체 시트를 순차 적층하며, 그 위에 외층용 유전체 시트를 소정 매수 적층하여 적층 시트를 제작한다.
적층 시트를 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스하여 적층 블록을 제작한다.
적층 블록을 소정의 사이즈로 잘라서 적층 칩을 잘라 낸다. 이 때, 배럴 연마 등에 의해 적층 칩의 모서리부 및 능선부를 라운드형으로 해도 된다.
적층 칩을 소성하여 적층체를 제작한다. 소성 온도는 유전체나 내부전극층의 재료에 따라 다르지만 900℃ 이상, 1300℃ 이하인 것이 바람직하다.
이어서, 적층체로부터 내부전극층이 인출된 적층체의 단면에 외부전극을 형성한다.
우선, 금속상이 되는 금속 입자, 유리 및 산화물을 포함하여 저항층이 되는 저항 페이스트를 조제한다. 저항 페이스트에는 유기 비히클 및 바인더를 포함해도 된다.
저항 페이스트를 3개 롤밀 등의 장치를 사용해서 혼합하여 저항 페이스트에 포함되는 성분을 균일 분산시킨다.
적층체의 양 단면에 저항 페이스트를 도포하고, 베이킹하여 저항층을 형성한다. 베이킹 온도는 700℃ 이상, 900℃ 이하인 것이 바람직하다.
이어서, 도전층이 되는 도전성 페이스트를 조제한다. 예를 들면, Cu 입자, 유리, 유기 비히클, 바인더를 3개 롤밀에 의해 분산시킨다.
도전층이 베이킹층일 경우를 예로 하여 설명하면, 적층체의 양 단면에 형성한 저항층 상에 도전성 페이스트를 도포하고, 베이킹하여 베이킹층을 형성한다. 베이킹 온도는 700℃ 이상, 900℃ 이하로 하는 것이 바람직하다. 또한, 저항층의 베이킹 온도보다 저온인 것이 바람직하다.
또한, 도전층(베이킹층)의 표면에 도금하여 도금층을 형성해서 외부전극이 형성된다.
적층체의 측면에 외부전극을 형성할 경우에는 적층체의 단면에 외부전극을 형성하는 방법과 동일한 방법을 이용하여 저항 성분을 가지는 외부전극을 형성해도 된다. 또한, 구리 분말 등의 도전성 입자를 포함하는 도전성 페이스트를 도포하여 소성함으로써 적층체의 측면에 저저항의 외부전극을 형성해도 된다.
실시예
이하, 본 발명의 적층 세라믹 콘덴서를 보다 구체적으로 개시한 실시예를 나타낸다. 한편, 본 발명은 이들의 실시예에만 한정되는 것이 아니다.
(실시예 1~5 및 비교예 1~6)
(적층체의 제작)
세라믹 원료로서의 BaTiO3에 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 첨가해서, 이들을 볼밀에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 다음으로, 이 세라믹 슬러리를 립 방식에 의해 시트 성형하여, 직사각형의 세라믹 그린 시트를 얻었다. 다음으로, 상기 세라믹 그린 시트 상에 Ni를 함유하는 도전성 페이스트를 스크린 인쇄하여, Ni를 주성분으로 하는 내부전극 패턴을 형성했다. 다음으로, 내부전극 패턴이 형성된 세라믹 그린 시트를, 내부전극층이 인출되어 있는 측이 엇갈리도록 복수 매 적층하여, 콘덴서 본체가 될 소성 전의 적층 시트를 얻었다. 다음으로, 이 소성 전의 적층 시트를 가압 성형하고, 다이싱에 의해 분할하여 칩을 얻었다. 얻어진 칩을 N2 분위기 중에서 1200℃로 가열하여 바인더를 연소시킨 후, H2, N2 및 H2O 가스를 포함하는 환원성 분위기 중에 있어서 소성하여 소결한 적층체를 얻었다. 적층체의 구조는 복수의 유전체층과 복수의 내부전극층을 가지는 구조이다.
적층체의 치수는 길이 방향(L 방향) 0.92㎜×폭 방향(W 방향) 0.55㎜×적층 방향(T 방향) 0.39㎜였다. 제1 단면 및 제2 단면에는 제1 내부전극층이 노출되는 영역이 형성되어 있고, 또한 제1 측면 및 제2 측면에는 제2 내부전극층이 노출되는 영역이 형성되어 있었다.
이 적층체에 대하여 배럴 연마를 실시해서 적층체의 모서리부를 둥글게 했다.
내부전극층의 평균 두께는 0.55㎛, 내부전극층에 끼인 유전체층의 평균 두께는 0.75㎛이며, 내부전극의 매수는 266장이었다.
Cu 입자(평균 입자경 0.5㎛), 유리(BaO-SrO-B2O3-SiO2계 유리 프릿), 산화물(ITO, ZrO2 및 Al2O3), 유기 비히클 및 바인더를 포함하는 저항 페이스트를 조제했다.
저항 페이스트에 포함되는 각 성분의 비율을 정리하여 표 1에 나타냈다.
또한, 표 1에 있어서 산화물의 비율은 ITO, ZrO2 및 Al2O3의 합계량으로 나타내고 있다.
실시예 1~5 및 비교예 1, 6에 있어서는 저항 페이스트의 혼합 상태를 조정하여 저항 페이스트에 포함되는 성분을 균일 분산시켰다. 비교예 2~5에서는 저항 페이스트에 포함되어 있는 성분을 균일 분산시키지 않았다.
표 1의 "저항 페이스트의 분산 상태"의 란에는 저항 페이스트에 포함되는 성분을 균일 분산시킨 것을 ○, 저항 페이스트에 포함되어 있는 성분을 균일 분산시키지 않은 것을 ×로 나타냈다.
Figure pat00001
조제한 저항 페이스트를 적층체의 제1 단면 및 제2 단면에 도포하고, 900℃에서 소성하여 저항층을 형성했다.
또한, Cu 입자, 유리, 유기 비히클, 바인더를 3개 롤밀에 의해 분산시켜서 도전성 페이스트를 조제하고, 저항층 상에 도포해서 800℃에서 소성하여 도전층을 형성했다.
별도로, Cu 입자를 함유하는 도전성 페이스트를 조제해서, 제1 측면 및 제2 측면에 제2 내부전극층이 노출되는 영역을 덮도록 도포하여 700℃에서 소성함으로써 제1 측면 및 제2 측면에도 외부전극을 형성했다.
마지막으로 각 외부전극에 Ni 도금층 및 Sn 도금층을 형성했다.
이상의 순서에 따라 각 실시예 및 비교예에 따른 3단자형의 적층 세라믹 콘덴서를 얻었다.
(금속상의 비율 및 금속상의 평균 입경의 측정)
본 명세서에 기재한 방법에 의해 적층체의 단면에 형성한 외부전극의 저항층에 포함되는 금속상의 비율 및 금속상의 평균 입경의 측정을 실시했다. 그 결과를 정리하여 표 2에 나타냈다. 일례로서, 실시예 2에서의 외부전극 근방의 전자 현미경 사진을 도 10(a)에, 비교예 6에서의 외부전극 근방의 전자 현미경 사진을 도 10(b)에 나타냈다.
이들의 사진에 있어서는 아래에서부터 적층체, 저항층 및 도전층의 순서대로 나타내고 있고, 저항층은 중앙 1/3 부근에 나타내는 영역이다. 이 부분에 회색으로 나타내는 점(영역)이 금속상으로서의 Cu의 분포에 대응하고 있다.
이 2개의 사진의 비교로부터, 비교예 6에서는 저항층에 있어서 금속상의 응집이 생기고 있어서 금속상의 평균 입경이 커지고 있는 것을 알 수 있다.
(저항치 및 저항치 편차의 측정)
적층 세라믹 콘덴서의 제1 단면 측의 외부전극 및 제2 단면 측의 외부전극을 테스트 픽스쳐(애질런트 테크놀러지 16044A)로 끼고, 디지털 저항계 755611(요코가와 덴키 제품)을 이용하여 인가 전류 10mA로 저항치를 측정했다.
20개의 적층 세라믹 콘덴서에 대해서 저항치를 측정하고, 그 평균치(mΩ)와 저항치의 편차(CV: 변동 계수)를 정리하여 표 2에 나타냈다.
Figure pat00002
각 실시예의 적층 세라믹 콘덴서는 저항층에 포함되는 금속상의 비율 및 평균 입경이 소정의 범위 내에 있기 때문에 적절한 저항치를 가지고 있고, 그 편차도 작아져 있었다.
비교예 1 및 2에서는 저항층에 포함되는 금속상의 비율이 7.5vol% 미만으로 적기 때문에 금속상의 평균 입경과 관계없이 저항치의 편차가 작아서, 금속상의 평균 입경을 조정함으로써 저항치의 편차를 개선한다는 효과가 작았다.
비교예 3~5는 금속상의 평균 입경이 지나치게 크기 때문에 저항치의 편차가 커져 있었다.
비교예 6에서는 저항층에 포함되는 금속상의 비율이 지나치게 많기 때문에, 저항 페이스트에 포함되는 성분을 균일 분산시켰다고 해도 저항층에 포함되는 금속상의 평균 입경이 커져 저항치의 편차가 커져 있었다.
1, 2, 3, 4: 적층 세라믹 콘덴서 10, 70, 80: 적층체
11: 제1 주면 12: 제2 주면
13: 제1 측면 14: 제2 측면
15: 제1 단면 16: 제2 단면
20: 유전체층 21: 외층부
22: 내층부 30: 내부전극층
35: 제1 내부전극층 36: 제2 내부전극층
62: 저항층 63: 도전층
64: 도금층
100, 110, 120, 130: 외부전극(단면 측의 외부전극)
200: 외부전극(측면 측의 외부전극)

Claims (7)

  1. 적층 방향으로 배치된 복수의 유전체층과 복수의 내부전극층을 포함하며,
    적층 방향으로 마주 보는 제1 주면(主面) 및 제2 주면과,
    적층 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면과,
    적층 방향 및 폭 방향에 직교하는 길이 방향으로 마주 보는 제1 단면(端面) 및 제2 단면을 가지는 적층체와,
    상기 적층체의 적어도 한쪽 단면에 마련된 외부전극을 포함한 적층 세라믹 콘덴서로서,
    상기 외부전극은 상기 적층체의 단면 상에 배치된 저항층과,
    상기 저항층 상에 배치된 도전층과,
    상기 도전층 상에 배치된 도금층을 포함하고,
    상기 저항층은 금속상(metallic phase), 유리 및 산화물을 포함하며,
    상기 저항층에 포함되는 상기 금속상의 비율은 상기 저항층의 절단면의 면적에 대하여 7.5vol% 이상, 15.6vol% 이하이고, 상기 금속상의 평균 입경은 1.6㎛ 이하인 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    상기 저항층의 두께는, 두께가 가장 두꺼운 부분에서 20.0㎛ 이상, 30.0㎛ 이하이며,
    상기 도전층의 두께는, 내부전극층을 덮고 있는 범위에 있어서 두께가 가장 얇은 부분에서 1.0㎛ 이상, 15.0㎛ 이하인 것을 특징으로 하는 적층 세라믹 콘덴서.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물은 ITO를 포함하며,
    상기 저항층에 포함되는 상기 산화물의 비율은 상기 저항층의 절단면의 면적에 대하여 20.0vol% 이상, 40.0vol% 이하인 것을 특징으로 하는 적층 세라믹 콘덴서.
  4. 제1항 또는 제2항에 있어서,
    상기 금속상은 Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것을 특징으로 하는 적층 세라믹 콘덴서.
  5. 제1항 또는 제2항에 있어서,
    상기 유리는 B, Si, Zn, Ca, Ba 및 Al로 이루어지는 군으로부터 선택된 적어도 1종의 원소를 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  6. 제1항 또는 제2항에 있어서,
    상기 내부전극층은 상기 적층체의 단면에 인출된 제1 내부전극층과,
    상기 적층체의 측면에 인출된 제2 내부전극층을 포함하고,
    상기 저항층은 상기 제1 내부전극층과 접속하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  7. 제1항 또는 제2항에 있어서,
    상기 적층체의 치수는 단면 방향의 치수를 길이 치수,
    측면 방향의 치수를 폭 치수,
    적층 방향의 치수를 두께 치수라고 하면,
    상기 길이 치수는 0.95㎜ 이상, 1.10㎜ 이하이고,
    상기 폭 치수는 0.5㎜ 이상, 0.7㎜ 이하이며,
    상기 두께 치수는 0.25㎜ 이상, 0.5㎜ 이하인 것을 특징으로 하는 적층 세라믹 콘덴서.
KR1020180037997A 2017-04-06 2018-04-02 적층 세라믹 콘덴서 KR102048322B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-075955 2017-04-06
JP2017075955A JP2018181956A (ja) 2017-04-06 2017-04-06 積層セラミックコンデンサ

Publications (2)

Publication Number Publication Date
KR20180113457A true KR20180113457A (ko) 2018-10-16
KR102048322B1 KR102048322B1 (ko) 2019-11-25

Family

ID=63711242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180037997A KR102048322B1 (ko) 2017-04-06 2018-04-02 적층 세라믹 콘덴서

Country Status (3)

Country Link
US (1) US10497517B2 (ko)
JP (1) JP2018181956A (ko)
KR (1) KR102048322B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6011574B2 (ja) * 2013-06-27 2016-10-19 株式会社村田製作所 積層セラミックコンデンサ
KR102586070B1 (ko) * 2018-10-10 2023-10-05 삼성전기주식회사 적층 세라믹 전자부품
CN109346322A (zh) * 2018-10-17 2019-02-15 成都宏明电子科大新材料有限公司 一种脉冲功率陶瓷电容器、端电极及制备方法
JP7289677B2 (ja) * 2019-03-13 2023-06-12 太陽誘電株式会社 多端子コンデンサ、多端子コンデンサの製造方法、ならびに、多端子コンデンサ実装回路基板
JP6904383B2 (ja) * 2019-07-17 2021-07-14 Tdk株式会社 積層電子部品およびその実装構造

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128328A (ja) 2002-10-04 2004-04-22 Tdk Corp 電子部品およびその製造方法
US20050062585A1 (en) * 2003-09-22 2005-03-24 Tdk Corporation Resistor and electronic device
KR20120085192A (ko) * 2011-01-21 2012-07-31 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 전자부품
KR20170009777A (ko) * 2015-07-16 2017-01-25 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH097877A (ja) * 1995-04-18 1997-01-10 Rohm Co Ltd 多層セラミックチップ型コンデンサ及びその製造方法
US7054136B2 (en) * 2002-06-06 2006-05-30 Avx Corporation Controlled ESR low inductance multilayer ceramic capacitor
US20040113127A1 (en) * 2002-12-17 2004-06-17 Min Gary Yonggang Resistor compositions having a substantially neutral temperature coefficient of resistance and methods and compositions relating thereto
JP4428187B2 (ja) * 2004-10-12 2010-03-10 Ｔｄｋ株式会社 誘電体磁器組成物及び電子部品
EP2117008B1 (en) * 2007-02-06 2019-11-06 Murata Manufacturing Co. Ltd. Resistive paste and stacked ceramic capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128328A (ja) 2002-10-04 2004-04-22 Tdk Corp 電子部品およびその製造方法
US20050062585A1 (en) * 2003-09-22 2005-03-24 Tdk Corporation Resistor and electronic device
KR20120085192A (ko) * 2011-01-21 2012-07-31 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 전자부품
KR20170009777A (ko) * 2015-07-16 2017-01-25 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조방법

Also Published As

Publication number Publication date
JP2018181956A (ja) 2018-11-15
US20180294099A1 (en) 2018-10-11
KR102048322B1 (ko) 2019-11-25
US10497517B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
US10734159B2 (en) Multilayer ceramic capacitor and method for manufacturing multilayer ceramic capacitor
KR102048322B1 (ko) 적층 세라믹 콘덴서
US10008327B2 (en) Multilayer ceramic capacitor
KR102029468B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP6900157B2 (ja) 積層セラミックコンデンサ
KR101414981B1 (ko) 적층 세라믹 콘덴서 및 그 제조 방법
WO2013145423A1 (ja) 積層セラミックコンデンサ及びその製造方法
KR101922867B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP6841716B2 (ja) 積層セラミックコンデンサおよびその製造方法
JP2021044533A (ja) 積層セラミックキャパシタ及びその製造方法
KR20180016263A (ko) 전자부품
US11501924B2 (en) Multilayer ceramic capacitor
JP2021185638A (ja) 積層セラミックコンデンサ
KR102002388B1 (ko) 전자부품
JP6596547B2 (ja) 積層セラミックコンデンサ
US11721482B2 (en) Method of producing ceramic electronic component and ceramic electronic component
KR102057040B1 (ko) 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법
JP2021077828A (ja) 積層セラミックコンデンサ
JP2021068734A (ja) セラミック電子部品およびその製造方法
US20230207202A1 (en) Multilayer electronic component
JP7272881B2 (ja) 積層セラミックコンデンサ及びその製造方法
JP6766515B2 (ja) セラミック電子部品および誘電体磁器組成物
KR20230032931A (ko) 세라믹 전자 부품 및 세라믹 전자 부품의 제조 방법
JP2020150035A (ja) 積層セラミックコンデンサ
JP2018107196A (ja) 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant