KR20180016263A - 전자부품 - Google Patents

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유타 사이토
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

실장기판에 효율적으로 실장할 수 있는 전자부품을 제공한다.
전자부품(1C)은, 서로 대향하는 한 쌍의 제1 에지부(101), 및 한 쌍의 제1 에지부(101)에 직교하고, 서로 대향하는 한 쌍의 제2 에지부(102)를 포함하는 실장기판(100)에 탑재 가능하다. 실장기판(100)은, 전자부품(1C), 제1 전자부품, 및 제2 전자부품 중 적어도 어느 하나를 탑재 가능하게 구성된다. 제1 전자부품의 길이 방향의 치수를 L1로 하고, 제1 전자부품의 폭 방향의 치수를 W1로 하며, 제2 전자부품의 길이 방향의 치수를 L2로 하고, 제2 전자부품의 폭 방향의 치수를 W2로 한 경우에, 전자부품(1C)의 폭 방향의 치수는 W1 및 W2 중 어느 한쪽이다. 전자부품(1C)의 길이 방향의 치수는, 전자부품의 폭 방향의 치수가 W1인 경우에는 L2이고, 전자부품(1C)의 폭 방향의 치수가 W2인 경우에는 L1이다.

Description

전자부품{ELECTRONIC COMPONENT}
본 발명은, 교대로 적층된 유전체층 및 내부전극층을 포함하는 적층체를 포함한 전자부품에 관한 것이다.
전자부품으로서의 적층 세라믹 콘덴서가 실장된 실장기판이 개시된 문헌으로서, 예를 들면 일본 공개특허공보 2011-108827호(특허문헌 1)를 들 수 있다. 적층 세라믹 콘덴서가 탑재된 실장기판은 전자기기에 사용된다.
일본 공개특허공보 2011-108827호
최근, 전자기기는 소형화되고 있다. 이 때문에 실장기판도 소형화되어, 적층 세라믹 콘덴서 등의 전자부품이 실장되는 실장 면적도 극소화되어 오고 있다. 적층 세라믹 콘덴서는 일반적으로 규격화된 크기를 가지고 있다. 규격화된 크기로는 예를 들면, 길이 치수(L 치수) 0.4㎜×폭 치수(W 치수) 0.2㎜×높이 치수(T 치수) 0.2㎜, L 치수 0.6㎜×W 치수 0.3㎜×T 치수 0.3㎜, L 치수 1.0㎜×W 치수 0.5㎜×T 치수 0.5㎜가 있다.
이 때문에, 실장기판의 크기와 적층 세라믹 콘덴서의 크기의 관계의 여하에 따라서는 적층 세라믹 콘덴서를 효율적으로 실장기판에 실장할 수 없는 경우가 있었다.
본 발명은 상기와 같은 문제에 비추어 보아 이루어진 것이며, 본 발명의 목적은 실장기판에 효율적으로 실장할 수 있는 전자부품을 제공하는 것에 있다.
본 발명의 제1 국면에 기초하는 전자부품은, 서로 대향하는 한 쌍의 제1 에지(edge)부, 및 상기 한 쌍의 제1 에지부에 직교하고, 서로 대향하는 한 쌍의 제2 에지부를 포함하는 실장기판에 탑재 가능한 전자부품이다. 상기 실장기판은, 상기 전자부품, 제1 전자부품, 및 제2 전자부품 중 적어도 어느 하나를 탑재 가능하게 구성되고, 상기 제1 전자부품은, 적층된 복수의 제1 유전체층과 복수의 제1 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제1 주면(主面)과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제1 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제1 단면(端面)을 가지는 제1 적층체, 및 상기 한 쌍의 제1 단면의 각각으로부터 상기 한 쌍의 제1 주면 및 상기 한 쌍의 제1 측면의 일부로 연장되도록 마련된 한 쌍의 제1 외부전극을 포함하며, 상기 제2 전자부품은, 적층된 복수의 제2 유전체층과 복수의 제2 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제2 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제2 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제2 단면을 가지는, 제2 적층체, 및 상기 한 쌍의 제2 단면의 각각으로부터 상기 한 쌍의 제2 주면 및 상기 한 쌍의 제2 측면의 일부로 연장되도록 마련된 한 쌍의 제2 외부전극을 포함한다. 상기 제1 전자부품의 상기 길이 방향의 치수를 L1로 하고, 상기 제1 전자부품의 상기 폭 방향의 치수를 W1로 하며, 상기 제2 전자부품의 상기 길이 방향의 치수를 L2로 하고, 상기 제2 전자부품의 상기 폭 방향의 치수를 W2로 한 경우에, 상기 한 쌍의 제1 에지부의 길이 W3은, 상기 W1과 상기 W2의 최소 공배수이고, 상기 한 쌍의 제2 에지부의 길이 L3은, 상기 L1과 상기 L2의 최소 공배수이다. 상기 전자부품은, 적층된 복수의 제3 유전체층과 복수의 제3 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제3 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제3 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제3 단면을 가지는 제3 적층체, 및 상기 한 쌍의 제3 단면의 각각으로부터 상기 한 쌍의 제3 주면 및 상기 한 쌍의 제3 측면의 일부로 연장되도록 마련된 한 쌍의 제3 외부전극을 포함하고, 상기 전자부품의 상기 폭 방향의 치수는, 상기 W1 및 상기 W2 중 어느 한쪽이며, 상기 전자부품의 상기 길이 방향의 치수는, 상기 전자부품의 상기 폭 방향의 치수가 상기 W1인 경우에는 상기 L2이고, 상기 전자부품의 상기 폭 방향의 치수가 상기 W2인 경우에는 상기 L1이다.
상기 본 발명의 제1 국면에 기초하는 전자부품에서는, 상기 L1은 0.6㎜±20%인 것이 바람직하고, 상기 W1은 0.3㎜±20%인 것이 바람직하다. 또한, 상기 L2는 0.4㎜±20%인 것이 바람직하고, 상기 W2는 0.2㎜±20%인 것이 바람직하다.
상기 본 발명의 제1 국면에 기초하는 전자부품은, 높이 방향의 치수로서 T3 치수를 가진다. 이 경우에 상기 T3은 0.4㎜±20%인 것이 바람직하다.
상기 본 발명의 제1 국면에 기초하는 전자부품은 적층 세라믹 콘덴서인 것이 바람직하다.
본 발명의 제2 국면에 기초하는 전자부품은, 서로 대향하는 한 쌍의 제1 에지부, 및 상기 한 쌍의 제1 에지부에 직교하고, 서로 대향하는 한 쌍의 제2 에지부를 포함하는 실장기판에 탑재 가능한 전자부품이다. 상기 실장기판은, 상기 전자부품, 제1 전자부품, 및 제2 전자부품 중 적어도 어느 하나를 탑재 가능하게 구성되고, 상기 제1 전자부품은, 적층된 복수의 제1 유전체층과 복수의 제1 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제1 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제1 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제1 단면을 가지는 제1 적층체, 및 상기 한 쌍의 제1 단면의 각각으로부터 상기 한 쌍의 제1 주면 및 상기 한 쌍의 제1 측면의 일부로 연장되도록 마련된 한 쌍의 제1 외부전극을 포함하며, 상기 제2 전자부품은, 적층된 복수의 제2 유전체층과 복수의 제2 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제2 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제2 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제2 단면을 가지는, 제2 적층체, 및 상기 한 쌍의 제2 단면의 각각으로부터 상기 한 쌍의 제2 주면 및 상기 한 쌍의 제2 측면의 일부로 연장되도록 마련된 한 쌍의 제2 외부전극을 포함하고, 상기 제1 전자부품의 상기 길이 방향의 치수를 L1로 하고, 상기 제1 전자부품의 상기 폭 방향의 치수를 W1로 하며, 상기 제2 전자부품의 상기 길이 방향의 치수를 L2로 하고, 상기 제2 전자부품의 상기 폭 방향의 치수를 W2로 한 경우에, 상기 한 쌍의 제1 에지부의 길이 W3은 상기 W1과 상기 W2의 최소 공배수이고, 상기 한 쌍의 제2 에지부의 길이 L3은 상기 L1과 상기 L2의 최소 공배수이다. 상기 전자부품은, 적층된 복수의 제3 유전체층과 복수의 제3 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제3 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제3 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제3 단면을 가지는 제3 적층체, 및 상기 한 쌍의 제3 단면의 각각으로부터 상기 한 쌍의 제3 주면 및 상기 한 쌍의 제3 측면의 일부로 연장되도록 마련된 한 쌍의 제3 외부전극을 포함한다. 상기 전자부품의 상기 폭 방향의 치수가 상기 W2이고, 상기 전자부품의 상기 길이 방향의 치수가 상기 L1이며, 상기 전자부품의 상기 적층 방향의 치수가 T3이고, 상기 L1은 0.40㎜±20%이며, 상기 W2는 0.30㎜±20%이고, 상기 T3은 0.40㎜±20%이다. 상기 제3 유전체층은 Ba, Ti, Dy, Mg, Mn, Si, V, Al, 및 Zr을 포함하고, 상기 제3 유전체층에 포함되는 Dy의 함유량은, Ti 100몰부에 대하여 1.08몰부 이상 1.32몰부 이하이며, 상기 제3 유전체층에 포함되는 Mg의 함유량은, Ti 100몰부에 대하여 0.351몰부 이상 0.429몰부 이하이고, 상기 제3 유전체층에 포함되는 V의 함유량은, Ti 100몰부에 대하여 0.288몰부 이상 0.35몰부 이하이다. 상기 제3 내부전극층은, 상기 한 쌍의 제3 단면 중 한쪽의 제3 단면에 도달하고 상기 한 쌍의 제3 외부전극의 한쪽에 전기적으로 접속되는 제4 내부전극층과, 상기 한 쌍의 제3 단면 중 다른 쪽의 제3 단면에 도달하고 상기 한 쌍의 제3 외부전극의 다른 쪽에 전기적으로 접속되는 제5 내부전극층을 포함한다. 상기 적층 방향으로부터 본 경우에, 상기 한 쌍의 제3 측면 중 한쪽의 제3 측면 측에 위치하는 상기 제3 내부전극층의 단부(端部)와 상기 한쪽의 제3 측면 사이의 상기 폭 방향을 따른 거리, 및 상기 한 쌍의 제3 측면 중 다른 쪽의 제3 측면 측에 위치하는 상기 제4 내부전극층의 단부와 상기 다른 쪽의 측면 사이의 상기 폭 방향을 따른 거리는, 20㎛ 이상 40㎛ 이하이며, 상기 다른 쪽의 제3 단면 측에 위치하는 상기 제4 내부전극층의 단부와 상기 다른 쪽의 제3 단면 사이의 상기 길이 방향을 따른 거리, 및 상기 한쪽의 제3 단면 측에 위치하는 상기 제5 내부전극층의 단부와 상기 한쪽의 제3 단면 사이의 상기 길이 방향을 따른 거리는, 30㎛ 이상 50㎛ 이하이다.
본 발명에 의하면, 실장기판에 효율적으로 실장할 수 있는 전자부품을 제공할 수 있다.
도 1은 실시형태에 따른 적층 세라믹 콘덴서의 개략 사시도이다.
도 2는 도 1에 나타내는 II-II선을 따른 모식적인 단면도이다.
도 3은 도 1에 나타내는 III-III선을 따른 모식적인 단면도이다.
도 4는 도 2에 나타내는 주요부의 확대 단면도이다.
도 5는 실시형태에 따른 적층 세라믹 콘덴서의 제조 흐름을 나타내는 도면이다.
도 6은 실시예 및 비교예에 따른 적층 세라믹 콘덴서의 신뢰성 평가, 온도 특성 평가, 및 미립화 평가를 나타내는 도면이다.
도 7은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제1 실장예를 나타내는 도면이다.
도 8은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제2 실장예를 나타내는 도면이다.
도 9는 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제3 실장예를 나타내는 도면이다.
도 10은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제4 실장예를 나타내는 도면이다.
이하, 본 발명의 실시형태에 대해, 도면을 참조하여 상세하게 설명한다. 또한, 이하에 나타내는 실시형태에서는, 전자부품으로서 적층 세라믹 콘덴서를 예시하여 설명을 실시한다. 또한, 이하에 나타내는 실시형태에서는, 동일한 또는 공통되는 부분에 대해 도면 중 동일 부호를 붙이고, 그 설명은 반복하지 않는다.
도 1은 실시형태에 따른 적층 세라믹 콘덴서의 개략 사시도이다. 도 2는 도 1에 나타내는 II-II선을 따른 모식적인 단면도이다. 도 3은 도 1에 나타내는 III-III선을 따른 모식적인 단면도이다. 도 4는 도 2에 나타내는 주요부의 확대 단면도이다. 도 1부터 도 4를 참조하여, 실시형태에 따른 적층 세라믹 콘덴서(1C)에 대해 설명한다. 또한, 적층 세라믹 콘덴서(1C)는 전자부품에 상당한다.
도 1 내지 도 3에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1C)는, 대략 직방체상의 외형을 가지고 있고, 적층체(10)와 한 쌍의 외부전극(20A, 20B)을 포함하고 있다. 한 쌍의 외부전극(20A, 20B)은 한 쌍의 제3 외부전극에 상당한다.
적층체(10)는 대략 직방체상의 외형을 가지고 있다. 적층체(10)는, 적층된 복수의 유전체층(11)과 복수의 내부전극층(12)을 포함하고 있다. 유전체층(11)은 제3 유전체층에 상당하고, 내부전극층(12)은 제3 내부전극층에 상당한다.
적층체(10)는, 복수의 유전체층(11)과 복수의 내부전극층(12)의 적층 방향(T)에서 마주 보는 한 쌍의 주면(10a1, 10a2)과, 적층 방향(T)에 직교하는 폭 방향(W)에서 마주 보는 한 쌍의 측면(10b1, 10b2)과, 적층 방향(T) 및 폭 방향(W)의 쌍방에 직교하는 길이 방향(L)에서 마주 보는 한 쌍의 단면(10c1, 10c2)을 포함한다.
한 쌍의 주면(10a1, 10a2)은 한 쌍의 제3 주면에 상당하고, 한 쌍의 측면(10b1, 10b2)은 한 쌍의 제3 측면에 상당하며, 한 쌍의 단면(10c1, 10c2)은 한 쌍의 제3 단면에 상당한다. 적층체(10)는 제3 적층체에 상당한다.
여기서, 상술한 바와 같이 적층체(10)의 외형은 대략 직방체상이지만, 적층체(10)의 모서리부 및 능선부에는 둥그스름함이 형성되어 있는 것이 바람직하다. 모서리부는 적층체(10)의 ３면이 교차하는 부분이고, 능선부는 적층체(10)의 2면이 교차하는 부분이다. 또한, 한 쌍의 주면(10a1, 10a2), 한 쌍의 측면(10b1, 10b2), 및 한 쌍의 단면(10c1, 10c2) 중 적어도 어느 하나에, 요철이 형성되어 있어도 된다.
적층체(10)는, 적층 방향(T)에서, 내층부와 한 쌍의 외층부로 구분된다. 한 쌍의 외층부는, 적층체(10)의 한 쌍의 주면(10a1, 10a2)에 각각 인접하여 위치하고 있다. 한 쌍의 외층부 중 한쪽은, 한 쌍의 주면 중 한쪽의 주면(10a1)과 이 주면(10a1)에 가장 가까운 내부전극층(12) 사이에 위치하는 유전체층(11)으로 구성되어 있다.
한 쌍의 외층부 중 다른 쪽은, 한 쌍의 주면 중 다른 쪽의 주면(10a2)과 이 주면(10a2)에 가장 가까운 내부전극층(12) 사이에 위치하는 유전체층(11)으로 구성되어 있다. 내층부는 한 쌍의 외층부에 끼인 영역이다. 즉, 내층부는, 외층부를 구성하지 않는 복수의 유전체층(11)과, 모든 내부전극층(12)으로 구성되어 있다.
복수의 유전체층(11)의 적층 매수는 150매 이상 200매 이하인 것이 바람직하다. 한 쌍의 외층부의 각각의 두께는 10㎛ 이상 22㎛ 이하인 것이 바람직하다. 내층부에 포함되는 복수의 유전체층(11)의 각각의 두께는 0.6㎛ 이상 0.8㎛ 이하인 것이 바람직하다.
유전체층(11)은, Ba 또는 Ti를 포함하는 페로브스카이트(perovskite)형 화합물로 구성되어 있다. 유전체층(11)을 구성하는 재료로는 BaTiO3 등을 주성분으로 하는 유전체 세라믹스를 사용할 수 있다. 또한, 이들 주성분에, 부성분으로서 Mg 화합물, Mn 화합물, Si 화합물, V 화합물, Al 화합물, Zr 화합물, 및 희토류 화합물(예를 들면, Dy2O3) 등이 첨가된 재료를 사용해도 된다.
유전체층(11)은 Ba, Ti, Dy, Mg, Mn, Si, V, Al, 및 Zr을 포함한다. 유전체층(11)에 포함되는 Dy의 함유량은, Ti 100몰부에 대하여 1.08몰부 이상 1.32몰부 이하인 것이 바람직하다. Dy의 함유량이 상기 범위 내에 있는 경우에는 신뢰성을 충분히 확보할 수 있다.
유전체층(11)에 포함되는 Mg의 함유량은, Ti 100몰부에 대하여 0.351몰부 이상 0.429몰부 이하인 것이 바람직하다. Mg의 함유량이 상기 범위 내에 있는 경우에는, 유전체층에 포함되는 그레인(grain)의 미립화를 도모할 수 있다.
유전체층(11)에 포함되는 V의 함유량은, Ti 100몰부에 대하여 0.288몰부 이상 0.35몰부 이하인 것이 바람직하다. V의 함유량이 상기 범위 내에 있는 경우에는 온도 특성을 양호하게 유지할 수 있다.
유전체층(11)에 포함되는 Zr의 함유량은, Ti 100몰부에 대하여 0.04몰부 이하인 것이 바람직하다.
복수의 내부전극층(12)은, 한 쌍의 외부전극 중 한쪽의 외부전극(20A)에 접속된 복수의 제4 내부전극층(121)과, 한 쌍의 외부전극 중 다른 쪽의 외부전극(20B)에 접속된 복수의 제5 내부전극층(122)을 포함한다.
복수의 내부전극층(12)의 적층 매수는 200매 이상 400매 이하인 것이 바람직하다. 복수의 내부전극층(12)의 각각의 두께는 0.4㎛ 이상 0.7㎛ 이하인 것이 바람직하다. 복수의 내부전극층(12)의 각각이 유전체층(11)을 빈틈없이 덮고 있는 피복률은 60% 이상 80% 이하인 것이 바람직하다.
제4 내부전극층(121) 및 제5 내부전극층(122)의 각각은, 적층체(10)의 적층 방향(T)으로 본 경우에 대략 직사각형상의 형상을 가지고 있다. 제4 내부전극층(121)과 제5 내부전극층(122)은, 적층체(10)의 적층 방향(T)에서 등간격으로 교대로 배치되어 있다. 또한, 제4 내부전극층(121)과 제5 내부전극층(122)은, 유전체층(11)을 사이에 끼고 서로 대향하도록 배치되어 있다.
제4 내부전극층(121) 및 제5 내부전극층(122)의 각각은, 서로 대향하고 있는 대향전극부와, 대향전극부로부터 적층체(10)의 한쪽의 단면(10c1) 또는 다른 쪽의 단면(10c2) 측을 향하여 인출되어 있는 인출전극부로 구성되어 있다. 제4 내부전극층(121)의 인출전극부는, 대향전극부로부터 적층체(10)의 단면(10c1) 측을 향하여 인출되어 있고, 제5 내부전극층(122)의 인출전극부는, 대향전극부로부터 적층체(10)의 단면(10c2) 측을 향하여 인출되어 있다.
여기서, 내층부에 포함되는 유전체층(11)이 대향전극부끼리의 사이에 위치하고 있기 때문에, 이로써 정전 용량이 형성되게 되고, 해당 부분에서 콘덴서의 기능이 생기게 된다.
내부전극층(12)을 구성하는 재료로는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 해당 군으로부터 선택되는 적어도 1종의 금속을 포함하는 합금을 사용할 수 있다. 합금으로는, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다. 내부전극층(12)은, 유전체층(11)에 포함되는 유전체 세라믹과 동일 조성계 유전체의 입자를 포함하고 있어도 된다.
적층체(10)는, 적층 방향(T)으로부터 보아, 대향전극부와 측면(10b1) 사이에 위치하는 제1 측면 측 갭(gap)부와, 대향전극부와 측면(10b2) 사이에 위치하는 제2 측면 측 갭부를 가지고 있다. 제1 측면 측 갭부 및 제2 측면 측 갭부의 폭 방향(W)에서의 크기는, 20㎛ 이상 40㎛ 이하인 것이 바람직하다.
즉, 적층 방향(T)으로부터 본 경우에, 한 쌍의 측면(10b1, 10b2) 중 한쪽의 측면(10b1) 측에 위치하는 내부전극층(12)의 단부와 한쪽의 측면(10b1) 사이의 폭 방향(W)을 따른 거리, 및 한 쌍의 측면(10b1, 10b2) 중 다른 쪽의 측면(10b2) 측에 위치하는 제4 내부전극층(121)의 단부와 다른 쪽의 측면 사이의 폭 방향(W)을 따른 거리는, 20㎛ 이상 40㎛ 이하이다.
또한, 적층체(10)는 적층 방향(T)으로부터 보아, 대향전극부와 단면(10c1) 사이에 위치하는 제1 단면 측 갭부와, 대향전극부와 단면(10c2) 사이에 위치하는 제2 단면 측 갭부를 가지고 있다. 제1 단면 측 갭부 및 제2 단면 측 갭부의 길이 방향(L)에서의 크기는, 30㎛ 이상 50㎛ 이하인 것이 바람직하다.
즉, 적층 방향(T)으로부터 본 경우에, 한 쌍의 단면(10c1, 10c2) 중 다른 쪽의 단면(10c2) 측에 위치하는 제4 내부전극층(121)의 단부와 다른 쪽의 단면(10c2) 사이의 길이 방향(L)을 따른 거리, 및 한쪽의 단면(10c1) 측에 위치하는 제5 내부전극층(122)의 단부와 한쪽의 단면(10c1) 사이의 길이 방향(L)을 따른 거리는, 30㎛ 이상 50㎛ 이하이다.
또한, 상술한 제4 내부전극층(121)의 인출전극부는 제1 단면 측 갭부에 포함되어 있고, 상술한 제5 내부전극층(122)의 인출전극부는 제2 단면 측 갭부에 포함되어 있다.
제1 측면 측 갭부 및 제2 측면 측 갭부의 폭 방향(W)에서의 크기, 그리고 제1 단면 측 갭부 및 제2 단면 측 갭부의 길이 방향(L)에서의 크기를 상술한 바와 같은 범위로 함으로써, 적층 콘덴서의 소형화 및 대용량화를 실현하면서, 신뢰성을 확보할 수 있다.
여기서, 복수의 유전체층(11) 및 복수의 내부전극층(12)의 각각의 두께는, 이하에 나타내는 방법에 의해 구한 평균 두께로서 측정할 수 있다.
우선, 연마에 의해 노출시킨 적층체(10)의 길이 방향(L)과 직교하는 절단면을 주사형(走査型) 전자현미경으로 관찰한다. 다음으로, 적층체(10)의 절단면의 중심을 통과하는 적층 방향(T)을 따른 중심선 및 이 중심선으로부터 양측에 등간격으로 2개씩 그은 선의 합계 5개의 선 상에서의 유전체층(11) 또는 내부전극층(12)의 두께를 각각 측정한다. 이렇게 하여 얻어진 5개의 측정값의 평균값을 산출하고, 해당 평균값을 유전체층 또는 내부전극층의 평균 두께로 한다. 보다 정확한 평균 두께를 구하는 경우에는, 적층 방향(T)에서의 상부, 중앙부, 하부의 각각에 대해 상기 5개의 측정값을 측정하고, 그들의 평균값을 평균 두께로 한다.
한 쌍의 외부전극(20A, 20B)의 각각은, 적층체(10)의 외표면의 일부를 덮도록 마련되어 있다. 구체적으로는 한 쌍의 외부전극 중 한쪽의 외부전극(20A)은, 한 쌍의 단면 중 한쪽의 단면(10c1)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다.
한 쌍의 외부전극 중 다른 쪽의 외부전극(20B)은, 한 쌍의 단면 중 다른 쪽의 단면(10c2)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다.
한 쌍의 외부전극(20A, 20B)의 각각은, 하지(下地)전극층과, 해당 하지전극층 상에 배치된 도금층(23)을 포함한다. 본 실시형태에서는 하지전극층으로서 베이킹층(21)과 수지층(22)이 마련되어 있지만, 하지전극층은 베이킹층, 수지층, 및 박막층 중 적어도 하나를 포함하고 있으면 된다.
베이킹층(21)은 적층체(10) 상에 마련되어 있다. 구체적으로는 한쪽의 외부전극(20A)에 포함되는 베이킹층(21)은, 한쪽의 단면(10c1)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다. 다른 쪽의 외부전극(20B)에 포함되는 베이킹층(21)은, 다른 쪽의 단면(10c2)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다.
베이킹층(21)은 유리 및 금속을 포함한다. 베이킹층(21)을 구성하는 재료로는, Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 이용할 수 있다. 베이킹층(21)은 적층된 복수의 층으로 구성되어 있어도 된다. 베이킹층(21)으로는, 적층체(10)에 도전성 페이스트가 도포되어 베이킹된 층, 또는 내부전극층(12)과 동시에 소성된 층이어도 된다. 베이킹층(21)의 두께(최대 두께)는 20㎛ 이상 30㎛ 이하인 것이 바람직하다.
수지층(22)은, 베이킹층(21)의 선단 측이 노출되도록 베이킹층(21)의 외표면 상에 마련되어 있다. 한쪽의 외부전극(20A)에 포함되는 수지층(22)은, 한쪽의 단면(10c1)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다. 다른 쪽의 외부전극(20B)에 포함되는 수지층(22)은, 다른 쪽의 단면(10c2)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다.
수지층(22)은 도전성 입자와 열경화성 수지를 포함한다. 수지층(22)은 적층된 복수의 층으로 구성되어 있어도 된다.
도금층(23)은, 수지층(22) 및 수지층(22)으로부터 노출되는 베이킹층(21)을 덮도록 마련되어 있다.
한쪽의 외부전극(20A)에 포함되는 도금층(23)은, 한쪽의 단면(10c1)으로부터, 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다. 다른 쪽의 외부전극(20B)에 포함되는 도금층(23)은, 다른 쪽의 단면(10c2)으로부터 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 각각의 일부에 걸쳐 마련되어 있다.
도금층(23)을 구성하는 재료로는, Ni, Cu, Ag, Pd, Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다.
도금층(23)은 적층된 복수의 층으로 구성되어 있어도 된다. 이 경우, 도금층(23)으로는 Ni 도금층 상에 Sn 도금층이 형성된 2층 구조인 것이 바람직하다. Ni 도금층은, 하지전극층이 세라믹 전자부품을 실장할 때의 솔더(solder)에 의해 침식되는 것을 방지하는 기능을 가진다. Sn 도금층은, 세라믹 전자부품을 실장할 때의 솔더와의 젖음성을 향상시켜, 세라믹 전자부품의 실장을 용이하게 하는 기능을 가진다. 도금층의 1층당 두께는 2.0㎛ 이상 6.0㎛ 이하인 것이 바람직하다.
또한, 도금층(23)은, 상기의 2층 구조 이외의 2층 구조로서 제1 도금층과 제2 도금층을 포함하고 있어도 된다.
제1 도금층 및 제2 도금층은, 예를 들면, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi 및 Zn으로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있다.
예를 들면, 내부전극으로서 Ni를 사용한 경우, 제1 도금층으로는 Ni와 접합성이 좋은 Cu를 사용하는 것이 바람직하다. 또한, 제2 도금층으로는 솔더 젖음성이 좋은 Sn이나 Au를 사용하는 것이 바람직하다. 또한, 제1 도금층으로는 솔더 배리어(solder barrier) 성능을 가지는 Ni를 사용해도 된다.
제2 도금층은 필요에 따라 형성되는 것이며, 도금층(23)은 제1 도금층으로만 구성되어 있어도 된다. 또한, 제2 도금층을 도금층(23)의 최외층으로서 마련해도 되고, 제2 도금층 상에 다른 도금층을 마련해도 된다.
도금층은 유리를 포함하지 않는 것이 바람직하다. 도금층의 단위 체적당 금속 비율은 99체적% 이상인 것이 바람직하다.
도 4에 나타내는 바와 같이, 한쪽의 단면(10c1) 측에서의 한 쌍의 주면(10a1, 10a2) 상에서, 수지층(22)의 길이 방향(L)을 따른 단면(10c1)으로부터 선단까지의 길이(L11)는, 베이킹층(21)의 길이 방향을 따른 단면(10c1)으로부터 선단까지의 길이(L12)보다도 짧게 되어 있다.
도 4에는 도시되어 있지 않지만, 한쪽의 단면(10c1) 측에서의 한 쌍의 측면(10b1, 10b2) 상에서도, 수지층(22)의 길이 방향(L)을 따른 단면(10c1)으로부터 선단까지의 길이는, 베이킹층(21)의 길이 방향을 따른 단면(10c1)으로부터 선단까지의 길이보다도 짧게 되어 있다.
마찬가지로, 도 4에는 도시되어 있지 않지만, 다른 쪽의 단면(10c2) 측에서의 한 쌍의 주면(10a1, 10a2) 상에서도, 수지층(22)의 길이 방향(L)을 따른 단면(10c2)으로부터 선단까지의 길이는, 베이킹층(21)의 길이 방향을 따른 단면(10c2)으로부터 선단까지의 길이보다도 짧게 되어 있다.
또한, 다른 쪽의 단면(10c2) 측에서의 한 쌍의 측면(10b1, 10b2) 상에서도, 수지층(22)의 길이 방향(L)을 따른 단면(10c2)으로부터 선단까지의 길이는, 베이킹층(21)의 길이 방향을 따른 단면(10c2)으로부터 선단까지의 길이보다도 짧게 되어 있다.
도금층(23)은, 수지층(22) 및 해당 수지층(22)으로부터 노출되는 부분의 베이킹층(21)을 덮도록 마련되어 있다. 이로써, 도금층(23) 중 수지층(22)과 베이킹층(21)의 경계부에 대응하는 부분에는 단차(段差)가 형성된다.
도금층(23)의 선단은, 베이킹층(21)의 선단을 넘어 적층체(10)의 외표면에 접촉한다. 구체적으로는 도금층(23)의 선단은, 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)에 접촉한다.
한쪽의 단면(10c1) 측에서의 한 쌍의 주면(10a1, 10a2) 상에서, 도금층(23)의 길이 방향(L)을 따른 단면(10c1)으로부터 선단까지의 길이(L13)는, 베이킹층(21)의 길이 방향(L)을 따른 단면(10c1)으로부터 선단까지의 길이(L12)보다도 길게 되어 있다.
한쪽의 단면(10c1) 측에서의 한 쌍의 측면(10b1, 10b2) 상에서, 도금층(23)의 길이 방향(L)을 따른 단면(10c1)으로부터 선단까지의 길이는, 베이킹층(21)의 길이 방향(L)을 따른 단면(10c1)으로부터 선단까지의 길이보다도 길게 되어 있다.
다른 쪽의 단면(10c2) 측에서의 한 쌍의 주면(10a1, 10a2) 상에서, 도금층(23)의 길이 방향(L)을 따른 단면(10c2)으로부터 선단까지의 길이는, 베이킹층(21)의 길이 방향(L)을 따른 단면(10c2)으로부터 선단까지의 길이보다도 길게 되어 있다.
다른 쪽의 단면(10c2) 측에서의 한 쌍의 측면(10b1, 10b2) 상에서, 도금층(23)의 길이 방향(L)을 따른 단면(10c2)으로부터 선단까지의 길이는, 베이킹층(21)의 길이 방향(L)을 따른 단면(10c2)으로부터 선단까지의 길이보다도 길게 되어 있다.
베이킹층(21)이 수지층(22)으로 덮혀 있기 때문에, 외부전극으로부터 침입하는 수분에 대하여 강해진다. 또한, 극히 한정된 공간 안에서 실장되는 적층 세라믹 콘덴서이기 때문에, 수지층(22)은 되도록 얇게 하는 것이 바람직하다. 수지층(22)의 길이 방향(L)을 따른 단면으로부터 선단까지의 거리를 짧게 함으로써, 수지층(22)을 얇게 형성할 수 있다.
(적층 세라믹 콘덴서의 제조 방법)
도 5는 실시형태에 따른 적층 세라믹 콘덴서의 제조 흐름을 나타내는 도면이다. 도 5를 참조하여, 실시형태에 따른 적층 세라믹 콘덴서(1C)의 제조 방법에 대해 설명한다.
도 5에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1C)를 제조할 시에는, 우선 세라믹 유전체 슬러리가 조제된다(공정(S1)). 구체적으로는 세라믹 유전체 분말, 첨가 분말, 바인더 수지 및 용제 등이 혼합되고, 이로써 세라믹 유전체 슬러리가 조제된다.
보다 구체적으로는, 우선 주성분인 BaTiO3의 출발 원료로서, 고순도의 BaCO3, TiO2의 각 분말을 준비하고, 이 조합 분말을 볼 밀(ball mill)로 습식혼합하여 균일하게 분산시킨 후, 건조 처리를 실시하여, 조정 분말을 얻는다. 얻어진 조정 분말을 1000℃로부터 1200℃의 온도에서 가소(假燒)하여, 주성분 분말을 얻는다.
한편, 부성분으로서 Al2O3, SiO2, MgCO3, Dy2O3, MnO2, V2O5, ZrO2의 각 분말을 준비한다.
다음으로, Al2O3, SiO2, MgCO3, Dy2O3, MnO2, V2O5, ZrO2의 각 분말을, Ti에 대한 Al, Si, Mg, Dy, Mn, V, Zr의 함유량이 소정이 되도록 칭량하고, 상기한 바와 같이 하여 얻은 주성분 분말에 첨가함으로써, 혼합 분말을 얻는다.
다음으로, 이 혼합 분말을 볼 밀로 습식혼합하여 균일하게 분산시킨 후, 건조 처리를 실시함으로써, 세라믹 유전체 분말과 첨가 분말로 이루어지는 세라믹 원료를 얻는다. 이 세라믹 원료에, 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 더하고, 이들을 볼 밀에 의해 습식 혼합하여, 세라믹 슬러리를 제작한다.
다음으로, 세라믹 유전체 시트가 형성된다(공정(S2)). 구체적으로는, 세라믹 유전체 슬러리가 캐리어 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 성형되어 건조됨으로써, 세라믹 유전체 시트가 형성된다.
다음으로, 머더 시트가 형성된다(공정(S3)). 구체적으로는 세라믹 유전체 시트에 도전성 페이스트가 소정 패턴을 가지도록 도포됨으로써, 세라믹 유전체 시트 상에 소정 내부전극 패턴이 마련된 머더 시트가 형성된다. 또한, 머더 시트로는, 내부전극 패턴을 가지는 머더 시트 외에 상기 공정(S3)을 거치지 않은 세라믹 유전체 시트도 준비된다.
다음으로, 머더 시트가 적층된다(공정(S4)). 구체적으로는 내부전극 패턴이 형성되어 있지 않은 머더 시트가 소정 매수 적층된다. 그 위에, 내부전극 패턴이 세라믹 유전체 시트 상에 형성된 머더 시트가 순차 적층된다. 또한 그 위에, 내부전극 패턴이 형성되어 있지 않은 머더 시트가 소정 매수 적층된다. 이로써, 머더 시트 군이 형성된다.
다음으로, 머더 시트 군이 압착된다(공정(S5)). 구체적으로는 정수압 프레스 또는 강체 프레스에 의해 머더 시트 군이 적층 방향으로 가압되어 압착된다. 이로써, 유전체 블록이 형성된다.
다음으로, 유전체 블록이 분단된다(공정(S6)). 구체적으로는 프레스 커팅 또는 다이싱에 의해 유전체 블록이 매트릭스 형상으로 분단된다. 이로써, 유전체 블록이 복수의 칩으로 개편화(個片化)된다.
다음으로, 칩의 배럴 연마가 실시된다(공정(S7)). 구체적으로는 칩이, 배럴이라고 불리는 작은 상자 내에 유전체 재료보다 경도가 높은 미디어 볼(media ball)과 함께 봉입되고, 해당 배럴을 회전시킴으로써 칩의 연마가 실시된다. 이로써, 칩의 모서리부 및 능선부에 둥그스름함이 형성된다.
다음으로, 칩의 소성이 실시된다(공정(S8)). 구체적으로는 칩이 가열되고, 이로써 칩에 포함되는 유전체 재료 및 도전성 재료가 소성되어, 적층체(10)가 형성된다. 소성 온도는, 유전체 재료 및 도전성 재료에 대응하여 적절히 설정되는데, 예를 들면 900℃ 이상 1300℃ 이하인 것이 바람직하다.
다음으로, 외부전극이 형성된다(공정(S9)). 구체적으로는 베이킹층(21), 수지층(22), 및 도금층(23)의 순으로 적층체(10)에 성막(成膜)이 실시된다.
베이킹층(21)의 성막 시에는, 적층체(10)의 한 쌍의 단면(10c1, 10c2)을 덮고, 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)의 일부에 달하도록, 도전성 페이스트가 도포되고, 이것을 베이킹한다. 이로써, 베이킹층(21)이 형성된다. 베이킹 온도는, 예를 들면 700℃ 이상 900℃ 이하인 것이 바람직하다.
수지층(22)의 성막 시에는, 한 쌍의 주면(10a1, 10a2) 및 한 쌍의 측면(10b1, 10b2)에 위치하는 베이킹층(21)의 선단부가 노출되도록, 도전성 수지 페이스트가 베이킹층(21)의 외표면 상에 도포되고, 이것을 열처리한다. 열처리 온도는, 예를 들면 250℃ 이상 550℃ 이하인 것이 바람직하다.
도금층의 성막 시에는, 수지층(22) 및 해당 수지층(22)으로부터 노출되는 부분의 베이킹층(21)을 덮도록, Ni를 포함하는 도금 및 Sn을 포함하는 도금이 이 순으로 실시된다. 이로써, 도금층(23)이 형성된다. 이 결과, 적층체(10)의 외표면 상에 한 쌍의 외부전극(20A, 20B)이 형성된다.
상술한 일련의 공정을 거침으로써, 본 실시형태에서의 적층 세라믹 콘덴서(1C)를 제조할 수 있게 된다.
(적층 세라믹 콘덴서의 신뢰성 평가, 온도 특성 평가, 및 미립화 평가)
도 6은 실시예 및 비교예에 따른 적층 세라믹 콘덴서의 신뢰성 평가, 온도 특성 평가, 및 미립화 평가를 나타내는 도면이다. 도 6을 참조하여, 실시예 및 비교예에 따른 적층 세라믹 콘덴서에 실시한 신뢰성 평가, 온도 특성 평가, 및 미립화 평가에 대해 설명한다.
실시형태에 따른 적층 세라믹 콘덴서의 제조 방법에 기초하여, 비교예 1부터 8에서의 적층 세라믹 콘덴서 및 실시예 1부터 16에 따른 적층 세라믹 콘덴서를 제조했다. 이들 비교예 1부터 8 및 실시예 1부터 16에 따른 적층 세라믹 콘덴서에 대하여 신뢰성 평가, 온도 특성 평가, 미립화 평가를 실시했다.
또한, 비교예 1부터 8 및 실시예 1부터 16에 따른 적층 세라믹 콘덴서를 제조할 시에, 공정(S1)에서, 주성분 분말 및 부성분 분말의 혼합량을 조정하고, Ti 100몰부에 대한, Dy 함유량, Mg 함유량, 및 V 함유량의 각종 함유량을 변경했다.
각 원소의 함유량은, 적층체를 용제에 의해 용해 처리한 후 용액 처리하여 ICP 분석함으로써 측정했다. 이 때문에, 측정값은, 각 원소가 적층체의 어느 부위에 존재하고 있던 것인지에는 의존하지 않는다. 즉, 상술한 바와 같이 정해진 유전체층의 조성(각 원소의 함유량)이, 적층체의 조성을 나타내는 것이어도 된다. 또한, 상술한 바와 같이 정해진 유전체층의 조성(각 원소의 함유량)은, 적층체를 용제에 의해 용해하고, 용액화했을 때의 조성을 나타내는 것이어도 된다. 용액화의 방법으로는, 예를 들면 알칼리 용융법(溶融法)이 이용된다.
신뢰성 평가로서, 온도가 85℃이고, 습도가 85%인 고온 고습 환경하에서, 정격 전압의 2배에 해당하는 전압을 적층 세라믹 콘덴서에 12시간 인가하여 IR 열화(劣化)가 발생하는지 여부를 확인했다. 또한, IR 열화가 발생하는 경우란, IR값이 초기값에 비해 급격하게 저하된 경우, 보다 구체적으로는 IR값이 초기값에 대하여 1/10 이하로 저감된 경우, 및 적층 세라믹 콘덴서가 동작하지 않는 경우를 가리킨다. IR 열화가 발생하는 경우를 NG로 평가하고, IR 열화가 발생하지 않는 경우를 G로 평가했다.
온도 특성 평가로는, EIA 규격의 X5R 특성(-55℃~+85℃의 온도 범위에서 +25℃를 기준으로 한 정전 용량의 온도 변화율이 ±15% 이내)을 만족하는지 여부를 확인했다. X5R 특성을 만족하지 않는 경우를 NG로 평가하고, X5R 특성을 만족하는 경우를 G로 평가했다.
미립화 평가로는, 유전체층의 절단면을 SEM으로 관찰하여, 유전체층에 포함되는 그레인의 미립화가 저해되어 있는지 여부를 확인했다. 그레인의 미립화가 저해되어 있는 것을 NG로 평가하고, 그레인의 미립화가 저해되어 있지 않은 것을 G로 평가했다.
비교예 1에 따른 적층 세라믹 콘덴서에서는 신뢰성 평가가 NG가 되었다. 비교예 2에 따른 적층 세라믹 콘덴서에서는 신뢰성 평가가 NG가 되었다. 비교예 3에 따른 적층 세라믹 콘덴서에서는 미립화 평가가 NG가 되었다. 비교예 4에 따른 적층 세라믹 콘덴서에서는 미립화 평가가 NG가 되었다. 비교예 5부터 8에 따른 적층 세라믹 콘덴서에서는 온도 특성 평가가 NG가 되었다.
실시예 1부터 16에 따른 적층 세라믹 콘덴서에서는 신뢰성 평가, 온도 특성 평가, 및 미립화 평가의 어느 것에서도 모두 G가 되었다.
이상의 결과로부터, 유전체층(11)에 포함되는 Dy의 함유량이, Ti 100몰부에 대하여 1.08몰부 이상 1.32몰부 이하가 됨으로써 신뢰성을 충분히 확보할 수 있는 것이 실험적으로도 확인되었다고 할 수 있다.
유전체층(11)에 포함되는 Mg의 함유량이, Ti 100몰부에 대하여 0.351몰부 이상 0.429몰부 이하가 됨으로써, 유전체층에 포함되는 그레인의 미립화를 도모할 수 있는 것이 실험적으로도 확인되었다고 할 수 있다.
유전체층(11)에 포함되는 V의 함유량은, Ti 100몰부에 대하여 0.288몰부 이상 0.35몰부 이하임으로써, 온도 특성을 양호하게 유지할 수 있는 것이 실험적으로도 확인되었다고 할 수 있다.
(실장기판)
도 7부터 도 10은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제1 실장예부터 제4 실시예를 나타내는 도면이다. 도 7부터 도 10을 참조하여, 실시형태에 따른 실장기판(100)에 대해 설명한다.
실시형태에 따른 실장기판(100)은, 제1 전자부품으로서의 적층 세라믹 콘덴서(1A), 제2 전자부품으로서의 적층 세라믹 콘덴서(1B), 및 제3 전자부품으로서의 적층 세라믹 콘덴서(1C)를 탑재 가능하게 마련되어 있다. 실장기판(100)은, 예를 들면 인쇄 회로 기판을 이용할 수 있다. 실장기판(100)에는, 탑재하는 적층 세라믹 콘덴서에 따라 원하는 위치에 랜드가 마련되어 있고, 용융 솔더가 고형화됨으로써 형성되는 필릿(fillet)에 의해, 랜드와, 적층 세라믹 콘덴서의 외부전극이 전기적으로 접속된다.
적층 세라믹 콘덴서(1A), 및 적층 세라믹 콘덴서(1B)의 구성은, 적층 세라믹 콘덴서(1C)의 구성과 거의 동일하다. 적층 세라믹 콘덴서(1A) 및 적층 세라믹 콘덴서(1B)와, 적층 세라믹 콘덴서(1C)는, 외형 치수가 상이하고, 이로써, 복수의 유전체층의 적층 매수, 복수의 내부전극층의 적층 매수 등이 상이하다.
적층 세라믹 콘덴서(1A)는, 적층된 복수의 제1 유전체층과 복수의 제1 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제1 주면과, 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제1 측면과, 적층 방향 및 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제1 단면을 가지는 제1 적층체, 및 한 쌍의 제1 단면의 각각으로부터 한 쌍의 제1 주면 및 한 쌍의 제1 측면의 일부로 연장되도록 마련된 한 쌍의 제1 외부전극을 포함한다.
적층 세라믹 콘덴서(1B)는, 적층된 복수의 제2 유전체층과 복수의 제2 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제2 주면과, 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제2 측면과, 적층 방향 및 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제2 단면을 가지는 제2 적층체, 및 한 쌍의 제2 단면의 각각으로부터 한 쌍의 제2 주면 및 한 쌍의 제2 측면의 일부로 연장되도록 마련된 한 쌍의 제2 외부전극을 포함한다.
적층 세라믹 콘덴서(1A)의 길이 방향의 치수를 L1로 하고, 적층 세라믹 콘덴서(1B)의 폭 방향의 치수를 W1로 하며, 적층 세라믹 콘덴서(1B)의 길이 방향의 치수를 L2로 하고, 적층 세라믹 콘덴서(1B)의 폭 방향의 치수를 W2로 한 경우에, 적층 세라믹 콘덴서(1C)의 폭 방향의 치수는 W1 및 W2 중 어느 한쪽이고, 적층 세라믹 콘덴서(1C)의 길이 방향의 치수는, 적층 세라믹 콘덴서(1C)의 폭 방향의 치수가 W1인 경우에는 L2이고, 적층 세라믹 콘덴서(1C)의 폭 방향의 치수가 W2인 경우에는 L1이다.
실시형태에서는, 적층 세라믹 콘덴서(1C)의 폭 치수는 W1이고, 적층 세라믹 콘덴서(1C)의 길이 치수는 L2인 경우를 예시하고 있다.
예를 들면, 적층 세라믹 콘덴서(1A)의 길이 방향의 치수(L1)는 0.4㎜±20%이고, 적층 세라믹 콘덴서(1A)의 폭 방향의 치수(W1)는 0.2㎜±20%이며, 적층 세라믹 콘덴서(1A)의 높이 방향의 치수(T1)는 0.2㎜±20%이다.
예를 들면, 적층 세라믹 콘덴서(1B)의 길이 방향의 치수(L2)는 0.6㎜±20%이고, 적층 세라믹 콘덴서(1B)의 폭 방향의 치수(W2)는 0.3㎜±20%이며, 적층 세라믹 콘덴서(1B)의 높이 방향의 치수(T2)는 0.3㎜±20%이다.
예를 들면, 적층 세라믹 콘덴서(1C)의 길이 방향의 치수는 상기 L1과 동일한 0.4㎜±20%이고, 적층 세라믹 콘덴서(1C)의 폭 방향의 치수는 상기 W2와 동일한 0.3㎜±20%이며, 적층 세라믹 콘덴서(1C)의 높이 방향의 치수는 0.4㎜±20%이다.
적층 세라믹 콘덴서(1A), 적층 세라믹 콘덴서(1B) 및 적층 세라믹 콘덴서(1C)의 각 치수는 마이크로미터 혹은 광학현미경을 이용하여 측정할 수 있다.
도 7부터 도 10에 나타내는 바와 같이, 실장기판(100)은, 서로 대향하는 한 쌍의 제1 에지부(101), 및 해당 한 쌍의 제1 에지부(101)에 직교하고, 서로 대향하는 한 쌍의 제2 에지부(102)를 가진다.
제1 에지부(101)의 길이 W3은, 예를 들면 상기 W1과 상기 W2의 최소 공배수이다. 제2 에지부(102)의 길이 L3은, 예를 들면 상기 L1과 L2의 최소 공배수이다.
또한, 제1 에지부(101)의 길이 W3, 및 제2 에지부(102)의 길이 L3은, 상기 각 최소 공배수에 한정되는 것이 아니고, 상기 각 최소 공배수보다 어느 정도의 차가 허용되어도 된다.
(실장예)
이하에 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 실장예를 설명하지만, 실장예는 이하에 나타내는 것에 한정되지 않는다.
상술한 바와 같이, 제1 에지부(101)의 길이 W3을 상기 W1과 상기 W2의 최소 공배수로 하고, 제2 에지부(102)의 길이 L3을 상기 L1과 L2의 최소 공배수로 한 경우에, 적층 세라믹 콘덴서(1C)가, 폭 방향(W)에서 적층 세라믹 콘덴서(1A)와 동일한 치수(W1)를 가짐과 함께, 길이 방향(L)에서 적층 세라믹 콘덴서(1B)와 동일한 치수(L2)를 가지는 경우에는, 적층 세라믹 콘덴서(1C)는, 제1 에지부(101)에 평행한 방향을 따라, 최대, 상기 W3/상기 W1개 배치할 수 있다. 또한, 적층 세라믹 콘덴서(1C)는, 제2 에지부(102)에 평행한 방향을 따라, 최대, 상기 L3/상기 L2개 배치할 수 있다.
도 7은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제1 실장예를 나타내는 도면이다. 도 7에 나타내는 바와 같이, 제1 실장예에서는, 제1 전자부품으로서의 적층 세라믹 콘덴서(1A)만이 실장기판(100)에 탑재된 경우를 예시하고 있다.
실장기판(100)은, 서로 대향하는 한 쌍의 제1 에지부(101), 및 해당 한 쌍의 제1 에지부(101)에 직교하고, 서로 대향하는 한 쌍의 제2 에지부(102)를 가진다.
실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제1 에지부(101)와 적층 세라믹 콘덴서(1A)의 폭 방향이 평행해지도록, 적층 세라믹 콘덴서(1A)만을 제1 에지부(101)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, m1개의 적층 세라믹 콘덴서(1A)를 실장기판(100) 상에 배치할 수 있다.
실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제2 에지부(102)와 적층 세라믹 콘덴서(1A)의 길이 방향이 평행해지도록, 적층 세라믹 콘덴서(1A)만을 제2 에지부(102)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, m2개의 적층 세라믹 콘덴서(1A)를 실장기판(100) 상에 배치할 수 있다.
도 8은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제2 실장예를 나타내는 도면이다. 도 8에 나타내는 바와 같이, 제2 실장예에서는, 제2 전자부품으로서의 적층 세라믹 콘덴서(1B)만이 실장기판(100)에 탑재된 경우를 예시하고 있다.
실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제1 에지부(101)와 적층 세라믹 콘덴서(1B)의 폭 방향이 평행해지도록, 적층 세라믹 콘덴서(1B)만을 제1 에지부(101)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, n1개의 적층 세라믹 콘덴서(1B)를 실장기판(100) 상에 배치할 수 있다.
실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제2 에지부(102)와 적층 세라믹 콘덴서(1B)의 길이 방향이 평행해지도록, 적층 세라믹 콘덴서(1B)만을 제2 에지부(102)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, n2개의 적층 세라믹 콘덴서(1B)를 실장기판(100) 상에 배치할 수 있다.
여기서, m1 및 n1은, m1과 n1의 비가 W1과 W2의 역비(逆比)가 되는 정수의 조합인 것이 바람직하고, 상기 정수의 조합 중 최소의 것임이 더 바람직하다.
상술한 바와 같이, W1이 0.2㎜이고, W2가 0.3㎜인 경우에는, m1 및 n1은 역비인 3:2의 관계를 충족하는 정수의 조합인 것이 바람직하다. 예를 들면, 도 7 및 도 8에 나타내는 바와 같이, m1이 6이고, n1이 4인 것이 바람직하다. m1이 3이고 n1이 2인 것이 더 바람직하다. 또한, m1과 n1의 수를 최소로 함으로써 실장기판(100)을 보다 작게 할 수 있다.
마찬가지로, m2 및 n2는, m2와 n2의 비가 L1과 L2의 역비가 되는 정수의 조합인 것이 바람직하고, 상기 정수의 조합 중 최소의 것임이 더 바람직하다.
상술한 바와 같이, L1이 0.4㎜이고, L2가 0.6㎜인 경우에는, m1 및 n1은 역비인 3:2의 관계를 충족하는 정수의 조합인 것이 바람직하다. 예를 들면, 도 7 및 도 8에 나타내는 바와 같이, m2가 6이고, n2가 4인 것이 바람직하다. m2가 3이고 n2가 2인 것이 더 바람직하다. m2와 n2의 수를 최소로 함으로써 실장기판(100)을 보다 작게 할 수 있다.
도 9는 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제3 실장예를 나타내는 도면이다. 도 9에 나타내는 바와 같이, 제3 실시예에서는, 제3 전자부품으로서의 적층 세라믹 콘덴서(1C)만이 실장기판(100)에 탑재된 경우를 예시하고 있다.
적층 세라믹 콘덴서(1C)는, 길이 방향(L)에서 적층 세라믹 콘덴서(1A)와 동일한 치수(L1)를 가짐과 함께, 폭 방향(W)에서 적층 세라믹 콘덴서(1B)와 동일한 치수(W2)를 가진다. 이 때문에, 실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제1 에지부(101)와 적층 세라믹 콘덴서(1C)의 폭 방향이 평행해지도록, 적층 세라믹 콘덴서(1C)만을 제1 에지부(101)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, n1개의 적층 세라믹 콘덴서(1C)를 실장기판(100) 상에 배치할 수 있다.
실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제2 에지부(102)와 적층 세라믹 콘덴서(1C)의 길이 방향이 평행해지도록, 적층 세라믹 콘덴서(1C)만을 제2 에지부(102)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, m2개의 적층 세라믹 콘덴서(1C)를 실장기판(100) 상에 배치할 수 있다.
도 10은 실시형태에 따른 실장기판에 복수의 적층 세라믹 콘덴서를 실장한 제4 실장예를 나타내는 도면이다. 도 10에 나타내는 바와 같이, 제4 실시예에서는, 적층 세라믹 콘덴서(1A), 적층 세라믹 콘덴서(1B), 및 적층 세라믹 콘덴서(1C) 모두가 탑재된 경우를 예시하고 있다.
상술한 바와 같이, 적층 세라믹 콘덴서(1C)는, 길이 방향(L)에서 적층 세라믹 콘덴서(1A)와 동일한 치수(L1)를 가짐과 함께, 폭 방향(W)에서 적층 세라믹 콘덴서(1B)와 동일한 치수(W2)를 가진다.
이 때문에, 실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제1 에지부(101)와, 적층 세라믹 콘덴서(1B)의 폭 방향 및 적층 세라믹 콘덴서(1C)의 폭 방향이 평행해지도록, 적층 세라믹 콘덴서(1B) 및 적층 세라믹 콘덴서(1C)를 제1 에지부(101)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, 합계 n1개의 적층 세라믹 콘덴서(1B) 및 적층 세라믹 콘덴서(1C)를 실장기판(100) 상에 배치할 수 있다.
실장기판(100)의 법선 방향으로부터 본 경우에, 한 쌍의 제2 에지부(102)와, 적층 세라믹 콘덴서(1A)의 길이 방향 및 적층 세라믹 콘덴서(1C)의 길이 방향이 평행해지도록, 적층 세라믹 콘덴서(1A) 및 적층 세라믹 콘덴서(1C)를 제1 에지부(101)에 평행한 방향을 따라 복수 늘어 놓는 경우에는, 합계 m2개의 적층 세라믹 콘덴서(1A) 및 적층 세라믹 콘덴서(1C)를 실장기판(100) 상에 배치할 수 있다.
이상과 같이, 적층 세라믹 콘덴서(1A)의 폭 방향의 치수(W1), 적층 세라믹 콘덴서(1A)의 길이 방향의 치수(L1), 적층 세라믹 콘덴서(1B)의 폭 방향의 치수(W2), 및 적층 세라믹 콘덴서(1B)의 길이 방향의 치수(L2)에 기초하여, 실장기판(100)의 제1 에지부(101) 및 제2 에지부(102)의 길이를 규정함과 함께, 적층 세라믹 콘덴서(1C)의 폭 방향의 치수 및 길이 방향의 치수를 선정함으로써, 실장기판(100)에 적층 세라믹 콘덴서(1C)를 탑재할 때에, 적층 세라믹 콘덴서(1C)를 효율적으로 실장기판(100)에 실장할 수 있다. 또한, 적층 세라믹 콘덴서(1C)를, 적층 세라믹 콘덴서(1A) 및 적층 세라믹 콘덴서(1B) 중 적어도 한쪽과 혼재시켜 탑재하는 경우여도, 적층 세라믹 콘덴서를 효율적으로 실장할 수 있다.
적층 세라믹 콘덴서(1C)의 유전체층(11)은 Ba, Ti, Dy, Mg, Mn, Si, V, Al, 및 Zr을 포함하고 있다. 유전체층(11)에 포함되는 Dy의 함유량을, Ti 100몰부에 대하여 1.08몰부 이상 1.32몰부 이하로 함으로써, 상술한 바와 같이 적층 세라믹 콘덴서(1C)의 신뢰성을 충분히 확보할 수 있다. 유전체층(11)에 포함되는 Mg의 함유량을, Ti 100몰부에 대하여 0.351몰부 이상 0.429몰부 이하로 함으로써, 상술한 바와 같이 유전체층(11)에 포함되는 그레인의 미립화를 도모할 수 있다. 유전체층(11)에 포함되는 V의 함유량을, Ti 100몰부에 대하여 0.288몰부 이상 0.35몰부 이하로 함으로써, 상술한 바와 같이 적층 세라믹 콘덴서(1C)의 온도 특성을 양호하게 유지할 수 있다.
또한, 적층 세라믹 콘덴서(1C)로는, 폭 방향(W)의 치수를 0.30㎜±20%로 하고, 길이 방향(L)의 치수를 0.40㎜±20%로 하며, 적층 방향(T)(높이 방향)의 치수를 0.4㎜±20%로 하는 적층 세라믹 콘덴서를 알맞게 이용할 수 있다.
이와 같은 치수 관계에서, 적층 방향(T)으로부터 본 경우에, 한 쌍의 측면(10b1, 10b2) 중 한쪽의 측면(10b1) 측에 위치하는 내부전극층(12)의 단부와 한쪽의 측면(10b1) 사이의 폭 방향(W)을 따른 거리, 및 한 쌍의 측면(10b1, 10b2) 중 다른 쪽의 측면(10b2) 측에 위치하는 제4 내부전극층(121)의 단부와 다른 쪽의 측면 사이의 폭 방향(W)을 따른 거리를, 20㎛ 이상 40㎛로 하고, 적층 방향(T)으로부터 본 경우에, 한 쌍의 단면(10c1, 10c2) 중 다른 쪽의 단면(10c2) 측에 위치하는 제4 내부전극층(121)의 단부와 다른 쪽의 단면(10c2) 사이의 길이 방향(L)을 따른 거리, 및 한쪽의 단면(10c1) 측에 위치하는 제5 내부전극층(122)의 단부와 한쪽의 단면(10c1) 사이의 길이 방향(L)을 따른 거리를, 30㎛ 이상 50㎛ 이하로 함으로써, 적층 콘덴서의 소형화 및 대용량화를 실현하면서, 신뢰성을 확보할 수 있다.
또한, 상술한 실시형태에서는, 적층 세라믹 콘덴서의 내부 구조가 상술한 구조에 한정되지 않고, 적절히 변경될 수 있다.
상술한 실시형태에서는, 전자부품이 적층 세라믹 콘덴서인 경우를 예시하여 설명했지만, 이것에 한정되지 않고, 전자부품으로서 압전 부품, 서미스터, 인덕터 등의 외부전극을 포함하는 각종 전자부품을 채용할 수 있다.
이상, 본 발명의 실시형태에 대해 설명했지만, 이번 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니다. 본 발명의 범위는 특허청구범위에 의해 나타나고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
1A, 1B, 1C: 적층 세라믹 콘덴서 10: 적층체
10a1, 10a2: 주면 10b1, 10b2: 측면
10c1, 10c2: 단면 11: 유전체층
12: 내부전극층 20A, 20B: 외부전극
21: 베이킹층 22: 수지층
23: 도금층 100: 실장기판
101: 제1 에지부 102: 제2 에지부
121: 제4 내부전극층 122: 제5 내부전극층

Claims (5)

  1. 서로 대향하는 한 쌍의 제1 에지(edge)부, 및 상기 한 쌍의 제1 에지부에 직교하고, 서로 대향하는 한 쌍의 제2 에지부를 포함하는 실장기판에 탑재 가능한 전자부품으로서,
    상기 실장기판은, 상기 전자부품, 제1 전자부품, 및 제2 전자부품 중 적어도 어느 하나를 탑재 가능하게 구성되고,
    상기 제1 전자부품은,
    적층된 복수의 제1 유전체층과 복수의 제1 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제1 주면(主面)과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제1 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제1 단면(端面)을 가지는 제1 적층체, 및 상기 한 쌍의 제1 단면의 각각으로부터 상기 한 쌍의 제1 주면 및 상기 한 쌍의 제1 측면의 일부로 연장되도록 마련된 한 쌍의 제1 외부전극을 포함하며,
    상기 제2 전자부품은,
    적층된 복수의 제2 유전체층과 복수의 제2 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제2 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제2 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제2 단면을 가지는, 제2 적층체, 및 상기 한 쌍의 제2 단면의 각각으로부터 상기 한 쌍의 제2 주면 및 상기 한 쌍의 제2 측면의 일부로 연장되도록 마련된 한 쌍의 제2 외부전극을 포함하고,
    상기 제1 전자부품의 상기 길이 방향의 치수를 L1로 하고, 상기 제1 전자부품의 상기 폭 방향의 치수를 W1로 하며, 상기 제2 전자부품의 상기 길이 방향의 치수를 L2로 하고, 상기 제2 전자부품의 상기 폭 방향의 치수를 W2로 한 경우에,
    상기 한 쌍의 제1 에지부의 길이 W3은 상기 W1과 상기 W2의 최소 공배수이고,
    상기 한 쌍의 제2 에지부의 길이 L3은 상기 L1과 상기 L2의 최소 공배수이며,
    상기 전자부품은,
    적층된 복수의 제3 유전체층과 복수의 제3 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제3 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제3 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제3 단면을 가지는 제3 적층체, 및 상기 한 쌍의 제3 단면의 각각으로부터 상기 한 쌍의 제3 주면 및 상기 한 쌍의 제3 측면의 일부로 연장되도록 마련된 한 쌍의 제3 외부전극을 포함하고,
    상기 전자부품의 상기 폭 방향의 치수는, 상기 W1 및 상기 W2 중 어느 한쪽이며,
    상기 전자부품의 상기 길이 방향의 치수는,
    상기 전자부품의 상기 폭 방향의 치수가 상기 W1인 경우에는 상기 L2이고,
    상기 전자부품의 상기 폭 방향의 치수가 상기 W2인 경우에는 상기 L1인 것을 특징으로 하는 전자부품.
  2. 제1항에 있어서,
    상기 L1은 0.6㎜±20%이고,
    상기 W1은 0.3㎜±20%이며,
    상기 L2는 0.4㎜±20%이고,
    상기 W2는 0.2㎜±20%인 것을 특징으로 하는 전자부품.
  3. 제1항 또는 제2항에 있어서,
    높이 방향의 치수로서, T3 치수를 가지고,
    상기 T3은 0.4㎜±20%인 것을 특징으로 하는 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 전자부품은 적층 세라믹 콘덴서인 것을 특징으로 하는 전자부품.
  5. 서로 대향하는 한 쌍의 제1 에지부, 및 상기 한 쌍의 제1 에지부에 직교하고, 서로 대향하는 한 쌍의 제2 에지부를 포함하는 실장기판에 탑재 가능한 전자부품으로서,
    상기 실장기판은, 상기 전자부품, 제1 전자부품, 및 제2 전자부품 중 적어도 어느 하나를 탑재 가능하게 구성되고,
    상기 제1 전자부품은,
    적층된 복수의 제1 유전체층과 복수의 제1 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제1 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제1 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제1 단면을 가지는 제1 적층체, 및 상기 한 쌍의 제1 단면의 각각으로부터 상기 한 쌍의 제1 주면 및 상기 한 쌍의 제1 측면의 일부로 연장되도록 마련된 한 쌍의 제1 외부전극을 포함하며,
    상기 제2 전자부품은,
    적층된 복수의 제2 유전체층과 복수의 제2 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제2 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제2 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제2 단면을 가지는, 제2 적층체, 및 상기 한 쌍의 제2 단면의 각각으로부터 상기 한 쌍의 제2 주면 및 상기 한 쌍의 제2 측면의 일부로 연장되도록 마련된 한 쌍의 제2 외부전극을 포함하고,
    상기 제1 전자부품의 상기 길이 방향의 치수를 L1로 하고, 상기 제1 전자부품의 상기 폭 방향의 치수를 W1로 하며, 상기 제2 전자부품의 상기 길이 방향의 치수를 L2로 하고, 상기 제2 전자부품의 상기 폭 방향의 치수를 W2로 한 경우에,
    상기 한 쌍의 제1 에지부의 길이 W3은 상기 W1과 상기 W2의 최소 공배수이고,
    상기 한 쌍의 제2 에지부의 길이 L3은 상기 L1과 상기 L2의 최소 공배수이며,
    상기 전자부품은,
    적층된 복수의 제3 유전체층과 복수의 제3 내부전극층을 가지면서, 적층 방향으로 마주 보는 한 쌍의 제3 주면과, 상기 적층 방향에 직교하는 폭 방향으로 마주 보는 한 쌍의 제3 측면과, 상기 적층 방향 및 상기 폭 방향에 직교하는 길이 방향으로 마주 보는 한 쌍의 제3 단면을 가지는 제3 적층체, 및 상기 한 쌍의 제3 단면의 각각으로부터 상기 한 쌍의 제3 주면 및 상기 한 쌍의 제3 측면의 일부로 연장되도록 마련된 한 쌍의 제3 외부전극을 포함하고,
    상기 전자부품의 상기 폭 방향의 치수가 상기 W2이고,
    상기 전자부품의 상기 길이 방향의 치수가 상기 L1이며,
    상기 전자부품의 상기 적층 방향의 치수가 T3이고,
    상기 L1은 0.40㎜±20%이며,
    상기 W2는 0.30㎜±20%이고,
    상기 T3은 0.40㎜±20%이며,
    상기 제3 유전체층은, Ba, Ti, Dy, Mg, Mn, Si, V, Al, 및 Zr을 포함하고,
    상기 제3 유전체층에 포함되는 Dy의 함유량은, Ti 100몰부에 대하여 1.08몰부 이상 1.32몰부 이하이며,
    상기 제3 유전체층에 포함되는 Mg의 함유량은, Ti 100몰부에 대하여 0.351몰부 이상 0.429몰부 이하이고,
    상기 제3 유전체층에 포함되는 V의 함유량은, Ti 100몰부에 대하여 0.288몰부 이상 0.35몰부 이하이며,
    상기 제3 내부전극층은, 상기 한 쌍의 제3 단면 중 한쪽의 제3 단면에 도달하고 상기 한 쌍의 제3 외부전극의 한쪽에 전기적으로 접속되는 제4 내부전극층과, 상기 한 쌍의 제3 단면 중 다른 쪽의 제3 단면에 도달하고 상기 한 쌍의 제3 외부전극의 다른 쪽에 전기적으로 접속되는 제5 내부전극층을 포함하고,
    상기 적층 방향으로부터 본 경우에,
    상기 한 쌍의 제3 측면 중 한쪽의 제3 측면 측에 위치하는 상기 제3 내부전극층의 단부(端部)와 상기 한쪽의 제3 측면 사이의 상기 폭 방향을 따른 거리, 및 상기 한 쌍의 제3 측면 중 다른 쪽의 제3 측면 측에 위치하는 상기 제4 내부전극층의 단부와 상기 다른 쪽의 측면 사이의 상기 폭 방향을 따른 거리는, 20㎛ 이상 40㎛ 이하이며,
    상기 다른 쪽의 제3 단면 측에 위치하는 상기 제4 내부전극층의 단부와 상기 다른 쪽의 제3 단면 사이의 상기 길이 방향을 따른 거리, 및 상기 한쪽의 제3 단면 측에 위치하는 상기 제5 내부전극층의 단부와 상기 한쪽의 제3 단면 사이의 상기 길이 방향을 따른 거리는, 30㎛ 이상 50㎛ 이하인 것을 특징으로 하는 전자부품.
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