JP6904383B2 - 積層電子部品およびその実装構造 - Google Patents

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Description

本発明は、積層電子部品およびその実装構造に関する。
特許文献１には、積層セラミック電子部品の外部電極として、上層電極層をＰｄめっきまたはＰｄ−Ｎｉ合金とし、Ｎｉめっきからなる中間電極層の端面と側面の厚みを制御する技術が開示されている。さらに、当該積層セラミック電子部品は導電性接着剤を用いた実装に適用可能である旨、開示されている。
特開２０１５−２９０５０号公報
現在では、さらなる低背化および実装信頼性の向上が求められている。本発明は、積層電子部品の側面における外部電極の厚みを小さく維持しつつ、実装信頼性を向上させることを目的とする。
上記の目的を達成するために鋭意検討を行い、本発明を完成させるに至った。
本発明の積層電子部品は、
第１軸および第２軸を含む平面に実質的に平行なセラミック層と内部電極層とが第３軸の方向に沿って交互に積層されたセラミック素体と、前記セラミック素体の第１軸の方向の端面に形成された外部電極と、を有する積層電子部品であって、
前記外部電極は、前記内部電極層の少なくとも一部と電気的に接続するように前記セラミック素体の端面に直接に形成された下地電極層と、前記下地電極層の外面に形成された中間電極層と、前記中間電極層の外面に形成された上層電極層と、を有し、
前記下地電極層はＣｕを含み、
前記中間電極層はＮｉを含み、
前記上層電極層はＣｕより標準電極電位が高い元素を含み、
前記外部電極は、
前記セラミック素体の前記第１軸の方向の端面を覆う外部電極端面部と、
前記セラミック素体の前記第２軸および前記第３軸の方向に相互に向き合う側面の一部を覆う外部電極延長部と、を一体的に有し、
前記外部電極延長部において前記外部電極の厚みが最大となる部分を外部電極最大厚み部とし、前記外部電極最大厚み部における前記上層電極層の厚みと前記中間電極層の厚みとの合計厚みをｔ１とし、
前記外部電極延長部における前記下地電極層の先端から前記上層電極層の先端までの前記第１軸の方向の長さをｔ２として、
１．２０≦ｔ２／ｔ１≦４．５０を満たす積層電子部品である。
本発明の積層電子部品は上記の構成を有することにより、前記第２軸または前記第３軸の方向の外部電極の厚みを小さく維持しつつ、クラックを抑制し実装信頼性を向上させることができる。
本発明の積層電子部品は前記外部電極最大厚み部における下地電極の厚みをｔ３とし、
前記下地電極層の先端から前記下地電極層の厚みが０．５×ｔ３となる部分までの前記第１軸の方向の長さをｔ４とし、
（０．５×ｔ３）／ｔ４＝ｔａｎθとした場合に、
３°≦θ≦３０°を満たしてもよい。
本発明の積層電子部品は前記外部電極最大厚み部における前記上層電極層の厚みをｔ５として、
０．００３≦ｔ５／ｔ１≦０．１３０を満たしてもよい。
本発明の積層電子部品は前記第１軸と、前記第３軸と、を含む前記外部電極の切断面において、前記外部電極延長部にガラス相が存在してもよく、前記下地電極層と前記中間電極層との境界における前記外部電極延長部に含まれるガラス相の長さの平均をＳａｖｅとして、
１．４０≦ｔ１／Ｓａｖｅ≦４．００を満たしてもよい。
本発明の積層電子部品は前記上層電極層が、Ｃｕより標準電極電位が高い元素として、ＡｕおよびＰｄから選択される１種以上を含んでいてもよい。
また、本発明の積層電子部品の実装構造は、
積層電子部品と、前記積層電子部品が実装固定されている実装基板と、を有する積層電子部品の実装構造であって、
前記積層電子部品は第１軸および第２軸を含む平面に実質的に平行なセラミック層と内部電極層とが第３軸の方向に沿って交互に積層されたセラミック素体と、前記セラミック素体の第１軸の方向の端面に形成された外部電極と、を有し、
前記外部電極は、前記内部電極層の少なくとも一部と電気的に接続するように前記セラミック素体の端面に直接に形成された下地電極層と、前記下地電極層の外面に形成された中間電極層と、前記中間電極層の外面に形成された上層電極層と、を有し、
前記下地電極層はＣｕを含み、
前記中間電極層はＮｉを含み、
前記上層電極層はＣｕより標準電極電位が高い元素を含み、
前記外部電極は、
前記セラミック素体の前記第１軸の方向の端面を覆う外部電極端面部と、
前記セラミック素体の前記第２軸および前記第３軸の方向に相互に向き合う側面の一部を覆う外部電極延長部と、を一体的に有し、
前記実装基板は電気的に接続された一対のランドを含み、
前記外部電極延長部と前記一対のランドとが導電性接着剤により接合されており、
前記導電性接着剤により接合された前記外部電極延長部において前記外部電極の厚みが最大となる部分を外部電極最大厚み部とし、前記外部電極最大厚み部における前記上層電極層の厚みと前記中間電極層の厚みとの合計厚みをｔ１とし、
前記導電性接着剤により接合された前記外部電極延長部における前記下地電極層の先端から前記上層電極層の先端までの前記第１軸の方向の長さをｔ２として、
１．２０≦ｔ２／ｔ１≦４．５０を満たす積層電子部品の実装構造である。
本発明の積層電子部品の実装構造は、前記外部電極最大厚み部における下地電極の厚みをｔ３とし、
前記下地電極層の先端から前記下地電極層の厚みが０．５×ｔ３となる部分までの前記第１軸の方向の長さをｔ４とし、
（０．５×ｔ３）／ｔ４＝ｔａｎθとした場合に、
３°≦θ≦３０°を満たしてもよい。
本発明の積層電子部品の実装構造は、前記外部電極最大厚み部における前記上層電極層の厚みをｔ５として、
０．００３≦ｔ５／ｔ１≦０．１３０を満たしてもよい。
本発明の積層電子部品の実装構造は、前記第１軸と、前記第３軸と、を含む前記外部電極の切断面において、前記外部電極延長部にガラス相が存在し、前記下地電極層と前記中間電極層との境界における前記外部電極延長部に含まれるガラス相の長さの平均をＳａｖｅとして、
１．４０≦ｔ１／Ｓａｖｅ≦４．００を満たしてもよい。
本発明の積層電子部品の実装構造は、前記上層電極層が、Ｃｕより標準電極電位が高い元素として、ＡｕおよびＰｄから選択される１種以上を含んでもよい。
積層セラミックコンデンサの断面模式図である。 積層セラミックコンデンサの外部電極近傍の断面模式図である。 積層セラミックコンデンサの外部電極近傍の断面模式図である。 積層セラミックコンデンサの実装構造の断面模式図である。
本発明の一実施形態に係る積層セラミックコンデンサおよびその実装構造について、図面に基づき、説明する。なお、本発明の積層電子部品は積層セラミックコンデンサに限定されず、積層電子部品の実装構造は積層セラミックコンデンサの実装構造に限定されない。
図１に示すように、本実施形態に係る積層セラミックコンデンサ１は、Ｘ軸およびＹ軸を含む平面に実質的に平行なセラミック層２と内部電極層３とを有し、セラミック層２と内部電極層３がＺ軸の方向に沿って交互に積層されたセラミック素体１０を有する。
ここで、「実質的に平行」とは、ほとんどの部分が平行であるが、多少平行でない部分を有していても良いことを意味し、セラミック層２と内部電極層３は、多少、凹凸があったり傾いていたりしてもよいという趣旨である。
セラミック素体１０の形状に特に制限はない。セラミック素体１０が直方体形状である場合には、Ｘ軸方向の寸法が３．２ｍｍ以下であってもよく、０．６ｍｍ以上であってもよい。Ｙ軸方向の寸法およびＺ軸方向の寸法が１．６ｍｍ以下であってもよく、０．３ｍｍ以上であってもよい。
内部電極層３は、各端部がセラミック素体１０の対向する両端面１０ａの表面に交互に露出するように積層してある。一対の外部電極４は、セラミック素体１０の両端面１０ａに形成され、交互に配置された内部電極層３の露出端に接続されて、コンデンサ回路を構成する。
セラミック層２の厚みには特に制限はない。一層あたり１００μｍ以下であってもよく、３０μｍ以下であってもよい。また、一層あたり０．５μｍ以上であってもよい。
セラミック層２の積層数には特に制限はない。２０以上であってもよく、５０以上であってもよい。
セラミック層２の材料には特に制限はない。例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３、ＢａＺｒＯ３、ＳｒＺｒＯ３、（Ｋ１−ｘＮａｘ）Ｓｒ２Ｎｂ５Ｏ１５、Ｂａ３ＴｉＮｂ４Ｏ１５などの主成分からなる誘電体セラミックを用いることができる。また、上記の主成分にＭｎ化合物、Ｍｇ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類元素、Ｓｉ化合物、Ｌｉ化合物などの副成分を添加した誘電体セラミックを用いてもよい。副成分の添加量には特に制限はない。例えば誘電体セラミック全体を１００質量％として７０質量％以下であってもよい。
セラミック層２の材料としては、上記の誘電体セラミックの他、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックなどのセラミックを用いてもよい。
内部電極層３の材料には特に制限はない。内部電極層３は導電材としてＮｉ、Ｎｉ系合金、ＣｕまたはＣｕ系合金を有していてもよい。
内部電極層３は導電材としてＮｉまたはＮｉ系合金を有することが好ましい。導電材としてＮｉまたはＮｉ系合金を有する内部電極層３は、さらに、Ａｌ、Ｓｉ、Ｌｉ、Ｃｒ、Ｆｅから選択された１種類以上の副成分を有していてもよい。
ＮｉまたはＮｉ系合金を有する内部電極層３がＡｌ、Ｓｉ、Ｌｉ、Ｃｒ、Ｆｅから選択される１種類以上の副成分を有することで、Ｎｉが大気中の酸素と反応してＮｉＯになる前に、内部電極用副成分と酸素が反応し、Ｎｉの表面に副成分の酸化物からなる酸化膜を形成する。すなわち、外気中の酸素が酸化膜を通過しないとＮｉと反応できなくなる。したがって、内部電極層３に含まれるＮｉが酸化され難くなる。その結果、Ｎｉを有する内部電極層の酸化による連続性の劣化が生じにくくなるとともに、導電性の劣化が生じにくくなる。
図２、図３に示すように、本実施形態の外部電極４は、セラミック素体１０のＸ軸方向に相互に向き合う一対の端面１０ａに形成される外部電極端面部と、セラミック素体１０のＹ軸方向およびＺ軸方向に相互に向き合う各側面１０ｂのＸ軸方向の両端部を覆う外部電極延長部と、を一体的に有する。ただし、外部電極延長部は、必ずしも全ての側面１０ｂに形成される必要はなく、少なくとも一つの側面１０ｂに形成されていればよい。なお、図３の直線ｎは、一方の外部電極における外部電極端面部と外部電極延長部との境界である。
図２では、一つの外部電極端面部および外部電極延長部を含む部分について示してあるが、他の外部電極端面部および外部電極延長部を含む部分においても、同様の構成を有していてもよい。
本実施形態の外部電極４は、内部電極層３の少なくとも一部と電気的に接続するようにセラミック素体１０の端面１０ａに直接に形成された下地電極層４ａと、下地電極層４ａの外面に形成された少なくとも１層以上の中間電極層４ｂと、中間電極層４ｂの外面に形成された上層電極層４ｃと、を有する。
なお、セラミック素体１０の側面１０ｂには下地電極層４ａが直接に形成されなくてもよい。例えば、セラミック素体１０の側面にガラス膜などの保護膜を形成し、保護膜に下地電極層４ａが形成されていてもよい。この場合には、外部電極４の密着性を向上させやすくなる。
下地電極層４ａは、少なくともＣｕを含む。さらに、ガラスを含んでいてもよい。下地金属層４ａに含まれるＣｕ以外の金属としては、例えば、Ｎｉ，Ｐｄなどが挙げられる。ガラスの種類には特に制限はない。例えばＺｎＯ，ＳｉＯ２，ＴｉＯ２，Ｂ２Ｏ３から選択される１種以上を含むガラスなどが挙げられる。また、下地電極層４ａにおけるＣｕの含有量については特に制限はない。例えば、下地電極層４ａ全体を１００質量％として６５質量％以上である。
中間電極層４ｂは、単層からなっていてもよく、２層以上からなっていてもよい。中間電極層４ｂの少なくとも一つの層はＮｉを含む。Ｎｉを含む層は、好ましくは、Ｎｉめっきによって形成されるＮｉめっき層である。Ｎｉを含む層には、Ｐ、Ｂ等の元素が含まれていてもよい。Ｎｉを含む層におけるＮｉの含有量については特に制限はない。例えば、Ｎｉを含む層全体を１００質量％として８５質量％以上である。
また、中間電極層４ｂがＮｉめっき層を含む場合には、下地電極層４ａの表面の凹凸部分やガラスの偏析部分などのめっき付きが比較的悪い部分をＮｉめっき層で覆うことができる。さらに、中間電極層４ｂの表面は下地電極層４ａの表面よりも平滑にすることができる。その結果、上層電極層４ｃのつき回りをよくすることが可能となる。さらに、上層電極層４ｃをめっきにて形成する場合には、外部電極４をめっき浴に浸漬させても下地電極層４ａに含まれる金属のめっき浴への溶け込みを抑制することができる。
中間電極層４ｂが２層以上からなっている場合において、Ｎｉを含む層以外の層の材質には特に制限はない。例えば、Ｐｄを含む層やＰｔを含む層などであってもよい。
上層電極層４ｃは、Ｃｕよりも標準電極電位が高い元素を含む。このことにより、特に導電性フィラーとしてＡｇを含む導電性接着剤を用いて実装基板に実装する場合において外部電極４がガルバニック腐食することを抑制できる。その結果、セラミックコンデンサ１の実装信頼性が向上する。上層電極層４ｃ全体を１００質量％として、Ｃｕよりも標準電極電位が高い元素の含有割合が合計で７０質量％以上であってもよい。Ｃｕよりも標準電極電位が高い元素は、ＡｕおよびＰｄから選択される１種以上の元素であってもよい。上層電極層４ｃは、例えばＰｄめっき層、Ａｕめっき層、Ａｕ−Ｐｄ−Ｎｉ合金膜、またはＡｕ−Ｐｄ合金膜であってもよい。なお、上層電極層４ｃにＣｕより標準電極電位より高い元素が含まれない場合には、外部電極４、特に上層電極層４ｃがガルバニック腐食しやすくなる。
本実施形態に係る積層セラミックコンデンサ１の外部電極４の外部電極延長部において外部電極４の厚みが最大となる部分、すなわち図１において点Ｐ１を通過するＺ軸方向に平行な直線ｍで表す部分を外部電極最大厚み部とする。そして、外部電極最大厚み部における上層電極層４ｃの厚みと中間電極層４ｂの厚みとの合計厚みをｔ１とする。外部電極延長部における下地電極層４ａの先端（点Ｐ２）から上層電極層４ｃの先端（点Ｐ３）までのＸ軸方向の長さをｔ２とする。
本実施形態に係る積層セラミックコンデンサ１は、１．２０≦ｔ２／ｔ１≦４．５０を満たす。
本実施形態に係る積層セラミックコンデンサ１は、１．２０≦ｔ２／ｔ１≦４．５０を満たすことにより、実装時に導電性接着剤と外部電極４との間で発生する銅害を抑制することができる。銅害を抑制することができるために、外部電極４のＹ軸方向および／またはＺ軸方向の寸法を小さく維持しつつ実装信頼性を向上させることができる。
セラミック素体１０と外部電極４との界面は、密着性が低い。その結果、下地電極層４ａから銅イオンが導電性接着剤へ拡散し、銅イオンにより導電性接着剤に含まれる樹脂成分の劣化が進行する。そして、導電性接着剤の強度が劣化し、外部電極４と導電性接着剤との間の固着強度が低下する。これが銅害である。外部電極延長部、特に外部電極延長部の先端近傍における中間電極層４ｂおよび上層電極層４ｃの厚みを大きくすることで、実装時に下地電極層４ａから導電性接着剤までの距離を大きくすることができる。さらに、外部電極４と導電性接着剤との密着面積を増加させることができる。よって、外部電極延長部の先端近傍における中間電極層４ｂおよび上層電極層４ｃを厚くすることで導電性接着剤の強度の劣化を抑制し、固着強度の低下を抑制することができる。すなわち、実装信頼性を向上させることができる。
外部電極延長部の先端近傍における中間電極層４ｂおよび上層電極層４ｃを厚くし、ｔ２を大きくするとともに、外部電極最大厚み部における上層電極層４ｃの厚みと中間電極層４ｂの厚みとの合計厚みであるｔ１を同時に大きくしても実装信頼性を向上させることができる。しかし、外部電極４のＹ軸方向および／またはＺ軸方向の寸法が大きくなってしまう。ｔ２／ｔ１を１．２０以上とすることで、外部電極４のＹ軸方向および／またはＺ軸方向の寸法を小さくしつつ上記の中間電極層４ｂおよび上層電極層４ｃを厚くすることによる効果を得ることができる。ｔ２／ｔ１を１．３０以上としてもよい。なお、ｔ２／ｔ１が４．５０よりも大きい場合にはセラミック素体１０の側面のうち外部電極４が接している部分にクラックが発生しやすくなる。
セラミック素体１０が小型になるほど、耐熱衝撃性が向上し、実装信頼性が向上する傾向にある。セラミック素体１０が小型になるほど熱衝撃に対して外部電極４がはがれにくくなるためである。したがって、ｔ１およびｔ２には上限および下限、特に下限は存在しない。例えば、１．０μｍ≦ｔ１≦１３．０μｍを満たしていてもよく、２．０μｍ≦ｔ１≦１３．０μｍを満たしていてもよい。１．２μｍ≦ｔ２≦５８．５μｍを満たしていてもよく、３．０μｍ≦ｔ２≦３４．７μｍを満たしていてもよい。なお、ｔ１が１３．０μｍよりも大きい場合には、セラミック素体１０の側面のうち外部電極４が接している部分にクラックが発生しやすくなる。
また外部電極延長部のＹ軸方向および／またはＺ軸方向の外部電極最大厚み部における下地電極層４ａの厚みをｔ３とし、前記下地電極層４ａの先端（Ｐ２）から下地電極層４ａの厚みが（０．５×ｔ３）となる部分までのＸ軸方向の長さをｔ４とし、（０．５×ｔ３）／ｔ４＝ｔａｎθとする。すなわち、θは図２のＸ軸と線分Ｐ２Ｐ４とのなす角である。このときに、３°≦θ≦３０°を満たしていてもよい。特にθ≦３０°を満たすことで、ｔ２／ｔ１≧１．２０を満たしやすくなる。なお、θ＜３°とすることは技術的に困難である。また、上記のＺ軸方向をＹ軸方向に置き換えても同様である。
また、外部電極延長部のＹ軸方向および／またはＺ軸方向の外部電極最大厚み部における上層電極層４ｃの厚みをｔ５として、０．００３≦ｔ５／ｔ１≦０．１３０を満たしていてもよい。すなわち、中間電極層４ｂと比較して、上層電極層４ｃは薄い方が好ましい。上層電極層はＣｕよりも標準電極電位が高い元素を含むが、Ｃｕよりも標準電極電位が高い元素は、ＡｕやＰｄなど、高価な元素である場合が多い。したがって、ｔ５／ｔ１≦０．１３０を満たす場合には、セラミックコンデンサ１の実装信頼性を向上させる効果を得ながらコストを削減することが可能となる。さらに、ｔ５／ｔ１≧０．００３を満たすことで上層電極層４ｃが十分な厚みとなり、ピンホールの発生を防ぐことができる。そして、腐食やピンホールを起点とするクラックを抑制でき、実装信頼性を向上させることができる。
さらに、上記の通り、下地電極層４ａはガラスを含んでいてもよい。下地電極層４ａがガラスを含む場合には、図３に示すように、Ｘ軸およびＺ軸を含む外部電極４ａの切断面において下地電極層４ａと中間電極層４ｂとの境界に複数のガラス相が存在する。ここで、図３に示すようにガラス相３０と前記境界との交点を３１ａ、３１ｂとして、３１ａから３１ｂまでの距離をＳとする。下地電極層４ａと中間電極層４ｂとの境界に存在する複数のガラス相３０においてそれぞれのＳを測定し、平均をＳａｖｅとして、１．４０≦ｔ１／Ｓａｖｅ≦４．００を満たしてもよく、１．８０≦ｔ１／Ｓａｖｅ≦３．０８を満たしてもよい。
ｔ１／Ｓａｖｅ≧１．４０を満たすことで、上層電極層４ｃおよび中間電極層４ｂの合計厚みｔ１が十分に大きくなり、ピンホールの発生を防ぐことができる。そして、腐食やピンホールを起点とするクラックを抑制でき、実装信頼性を向上させることができる。ｔ１／Ｓａｖｅ≧１．８０を満たす場合にはさらに上記の効果が大きくなる。さらに、ｔ１／Ｓａｖｅ≦４．００を満たすことで、応力の増大を抑制することができるとともに、外部電極４の寸法を小型化することが容易になる。ｔ１／Ｓａｖｅ≦３．０８を満たす場合にはさらに上記の効果が大きくなる。また、Ｘ軸およびＹ軸を含む外部電極４ａの切断面においても同様である。
Ｓａｖｅを算出する際には、少なくとも２０個のガラス相３０においてＳを測定し、平均する。Ｓが１μｍ未満であるガラス相はＳａｖｅの算出において考慮しない。また、図３に示すように、外部電極端面部と外部電極延長部との境界である直線ｎを通過するガラス相３０はＳａｖｅの算出において考慮してもよい。
ｔ１〜ｔ５およびＳａｖｅの測定方法については特に制限はない。例えば、積層セラミックコンデンサ１をＸＹ平面またはＸＺ平面で切断した断面について、光学顕微鏡、ＳＥＭ、デジタルマイクロスコープ等を用いて適宜倍率を調整して観察し、測定すればよい。
外部電極端面部における下地電極層４ａ、中間電極層４ｂ、および、上層電極層４ｃの厚みには特に制限はない。例えば、下地電極層４ａの厚みは５．０〜８０．０μｍとすればよい。中間電極層４ｂの厚みは１．０〜１２．０μｍとすればよい。上層電極層４ｃの厚みは０．０１〜２．０μｍとすればよい。
図４に示すように、本実施形態に係る積層セラミックコンデンサ１の実装構造１０１は、上記の積層セラミックコンデンサ１と、積層セラミックコンデンサ１が実装固定される実装基板４１とを有する。
実装基板４１は電気的に接続された一対のランド４３を有する。そして、上記のｔ２／ｔ１等の特徴を有する外部電極延長部と一対のランド４３とが導電性接着剤４５により接合されている。導電性接着剤による接合方法は、例えばＰｂを含むハンダを用いる接合方法と比較して環境負荷が小さい点で好ましい。導電性接着剤４５の種類には特に制限はない。例えばエポキシ系熱硬化性樹脂などの熱硬化性樹脂に金属フィラーなどの導電性微粒子を添加した導電性接着剤が用いられる。公知の導電性接着剤を用いてもよい。なお、金属フィラーの種類には特に制限はない。例えばＡｇ、Ａｕなどが挙げられる。
実装基板４１および一対のランド４３の種類および材質には特に制限はなく、導電性接着剤４５により上記の積層セラミックコンデンサ１が実装できればよい。一対のランドを有する公知の実装基板を用いてもよい。
上記の通り、ｔ２／ｔ１が１．２０以上４．５０以下であることにより、銅害による導電性接着剤４５の樹脂成分の劣化が進行しにくくなり、実装信頼性が向上しやすくなる。
次に、図１に示す積層セラミックコンデンサ１の製造方法の一例を説明する。
図１に示す積層セラミックコンデンサ１を製造するために、まず、セラミック素体１０を構成するためのセラミック材料を含むセラミックグリーンシートを準備する。
セラミック材料の種類には特に制限はない。例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３、ＢａＺｒＯ３、ＳｒＺｒＯ３、（Ｋ１−ｘＮａｘ）Ｓｒ２Ｎｂ５Ｏ１５、Ｂａ３ＴｉＮｂ４Ｏ１５などを主成分として含むセラミック材料を用いることができる。なお、「主成分として含む」とは、セラミック材料全体を１００質量％として７０質量％以上含むことを指す。
また、セラミック材料は上記の主成分以外にも副成分を含んでいてもよい。副成分の種類には特に制限はない。例えばＭｎ化合物、Ｍｇ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類元素の化合物、Ｓｉ化合物、Ｌｉ化合物、Ｖ化合物、Ｔａ化合物などを含んでいてもよい。
次に、セラミックグリーンシート上に、導電性ペーストを塗布して、内部電極層３に対応する導電パターンを形成する。導電性ペーストは少なくとも導電性微粒子を含む。さらに公知のバインダおよび／または公知の溶剤を適宜含んでいてもよい。導電性微粒子の材質は、目的とする内部電極層３の材質に応じて適宜選択する。例えば、Ｎｉ、Ｎｉ系合金、ＣｕまたはＣｕ系合金が挙げられる。また、導電性微粒子は、Ｐ等の各種微量成分を含んでいても良い。Ｐ等の各種微量成分の含有量は、導電性微粒子全体を１００質量％として０．１質量％程度以下であってもよい。導電性微粒子の粒径には特に制限はない。例えば０．０５〜０．５μｍである。
導電性ペーストを塗布する方法には特に制限はない。例えば、スクリーン印刷法などの各種印刷法により塗布することができる。
導電パターンが形成されていない複数のセラミックグリーシート、導電パターンが形成されたセラミックグリーンシート、および導電パターンが形成されていない複数のセラミックグリーンシートをこの順で積層し、積層方向にプレスすることにより、マザー積層体を作製する。
マザー積層体上の仮想のカットラインに沿ってマザー積層体をカットすることにより、複数のグリーンのセラミック素体を作製する。なお、マザー積層体のカッティング方法には特に制限はない。例えば、ダイシングや押切りによる方法が挙げられる。さらに、カッティングにより得られたグリーンのセラミック素体に対してバレル研磨などを施し、グリーンのセラミック素体の稜線部や角部を丸めてもよい。
グリーンのセラミック素体を焼成することにより、セラミック素体１０が得られる。焼成時の焼成温度には特に制限はなく、セラミック材料および導電性ペーストの材料に応じて適宜選択すればよい。例えば、１１００℃〜１４００℃としてもよい。
焼成後のセラミック素体１０の両端面１０ａからセラミック素体１０の各側面１０ｂにかかるように端子ペーストを塗布し、乾燥し、焼き付けることにより、下地電極層４ａを形成する。また、上記の工程中に適宜、ブロットにより端子ペーストを吸い取ってもよい。端子ペーストの材質は、目的とする下地電極層４ａの材質に応じて適宜選択する。すなわち、端子ペーストは少なくともＣｕを含む。さらに、ガラスフリットを含んでいてもよい。ガラスフリットのサイズには特に制限はなく、目的とするＳａｖｅの値に応じて適宜選択してよい。端子ペーストは、さらに公知の樹脂および／または公知の溶剤を適宜含んでいてもよい。端子ペーストを塗布する方法には特に制限はない。例えば、ディッピング、印刷工法などの方法が挙げられる。
ここで、端子ペースト自体のレオロジーを利用することで、θを適宜制御することができる。また、端子ペーストに含まれる溶剤や樹脂の粘性、塗布から乾燥までの時間、ブロットによる端子ペーストの吸収量を制御することでも、θを適宜制御することができる。
金属ペーストの焼付け温度には特に制限はない。例えば、７００〜９００℃であってもよい。
次に、下地電極層４ａ上に、中間電極層４ｂを形成する。中間電極層４ｂの形成方法には特に制限はない。例えば、バレルめっき、スパッタなどの方法が挙げられる。バレルめっきにより中間電極層を形成する場合において、電解めっきによりバレルめっきを行ってもよく、無電解めっきによりバレルめっきを行ってもよい。また、中間電極層４ｂが２層以上からなる場合には、中間電極層４ｂの形成を２回以上、繰り返せばよい。
以下、電解めっきによるバレルめっきによって中間電極層４ｂを形成する方法を説明する。
下地電極層４ａを形成したセラミック素体１０および金属メディアをバレル容器に充填する。この際に、セラミック素体１０および金属メディアの合計体積がバレル容器の容量の１０〜５０％になるようにしてもよい。また、セラミック素体１０および金属メディアの総量に対するセラミック素体１０の配合量が５〜７０％となるようにしてもよい。さらに、バレル容器を５〜２０ｒｐｍで回転させてもよい。
また、下地電極層４ａの形成時にθを小さくし、具体的には３°≦θ≦３０°に制御することで、めっき時の電流が下地電極層４ａの延長部の先端（Ｐ２）近傍に集中しやすくなる。その結果、ｔ１と比較してｔ２を長くしやすくなり、１．２０≦ｔ２／ｔ１≦４．５０としやすくなる。さらに、めっき液に含まれる緩衝剤（例えばホウ酸）の量や通電条件等を制御することでもめっき時の電流が下地電極層４ａの延長部の先端近傍に集中しやすくなる。具体的には、めっき液に含まれる緩衝剤の量が少なく、通電時の電流値が高いほどめっき時の電流が下地電極層４ａの延長部の先端近傍に集中しやすくなる。
次に、中間電極層４ｂ上に、上層電極層４ｃを形成することにより、積層セラミックコンデンサ１を作成する。 上層電極層４３の形成方法には特に制限はない。例えば、バレルめっき、スパッタなどの方法が挙げられる。バレルめっきにより中間電極層を形成する場合において、電解めっきによりバレルめっきを行ってもよく、無電解めっきによりバレルめっきを行ってもよい。
図４に示す積層セラミックコンデンサ１の実装構造については、導電性接着剤を用いる周知の方法により製造することができる。
導電性接着剤により接合される外部電極延長部においてｔ２／ｔ１が１．２０以上であることにより、図４のＺ軸方向の寸法を小さくしつつ、導電性接着剤と外部電極４との間で発生する銅害を抑制することができる。銅害を抑制することができるために実装信頼性を向上させることができる。
以上、本発明の実施形態について説明してきたが、本発明は、上述した実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することができる。例えば、本発明に係る積層電子部品を多層基板に埋め込むことで多層基板に実装する実施形態が挙げられる。
以下、本発明の実施例を挙げ、本発明をさらに詳細に説明するが、本発明は、これら実施例に限定されない。
積層セラミックコンデンサ用のセラミック素体として、ＣａＺｒＯ３を主成分とするセラミック層と、Ｎｉを含む内部電極層とを有するセラミック素体を準備した。この際に、互いにチップサイズの異なる３種類のセラミック素体を準備した。具体的には、（Ｘ軸方向の長さ）×（Ｙ軸方向の長さ）×（Ｚ軸方向の長さ）が、１．６ｍｍ×０．８ｍｍ×０．８ｍｍ、０．６ｍｍ×０．３ｍｍ×０．３ｍｍ、３．２ｍｍ×１．６ｍｍ×１．６ｍｍの３種類の直方体形状のセラミック素体を準備した。表１、表３に記載のコンデンサ試料のチップサイズは全て１．６ｍｍ×０．８ｍｍ×０．８ｍｍである。表２には各コンデンサ試料のチップサイズを示した。
焼成後のセラミック素体の両端面からセラミック素体の全側面の一部にＣｕおよびガラスフリットを含む金属ペーストを塗布した。金属ペーストの塗布はディッピングにより行った。金属ペーストの塗布後に乾燥し、焼き付けることで、下地電極層を形成した。金属ペーストの焼き付け温度は、７００℃〜９００℃とした。金属ペーストに含まれるガラスフリットのサイズは、表１、表３に示す試料ではＳａｖｅが３．０μｍとなるようにした。表２に示す試料ではＳａｖｅが表２に示す値となるようにした。
各試料のｔ３、ｔ４およびθは、端子ペースト自体のレオロジーを利用して制御した。具体的には、金属ペーストの粘性、ディッピング後に乾燥させるまでの時間、ブロットによる下地電極層の吸収により制御した。金属ペーストの粘性は、金属ペーストに含まれる溶剤および樹脂の種類および含有量を制御することで制御した。
次に、試料Ｎｏ．１０ｂ、１０ｃを除く各試料では、緩衝剤としてホウ酸を含むワット浴を用いるバレルめっきにより、中間電極層としてＮｉめっき層を形成した。なお、メディアサイズはφ１．０ｍｍとした。
中間電極層形成時のバレルめっきの電流値およびめっき時間を制御することでｔ２／ｔ１が表１〜表３に記載された値になるように制御した。例えば、表１の試料Ｎｏ．５は表１の試料Ｎｏ．３と比較して電流値を１．８倍とし、めっき時間を０．５倍とした試料である。また、表１の試料Ｎｏ．６は表１の試料Ｎｏ．７と比較して電流値を１．８倍とし、めっき時間を０．５倍とした試料である。
試料Ｎｏ．１０、１１、１２では、電解めっき用Ｐｄ浴を用いるバレルめっきにより、上記のＮｉめっき層の上に、中間電極層としてＰｄめっき層を形成した。なお、試料Ｎｏ．１０〜１２では、最大厚み部におけるＮｉめっき層の厚みが７．５μｍ、Ｐｄめっき層の厚みが０．１５μｍとなるようにした。なお、メディアサイズはφ１．０ｍｍとし、めっき時間は１０〜２０分とした。
試料Ｎｏ．１０ａでは、電解めっきにより、上記のＮｉめっき層の上に、中間電極層としてＰｔめっき層を形成した。試料Ｎｏ．１０ａでは、最大厚み部におけるＮｉめっき層の厚みが７．５μｍ、Ｐｄめっき層の厚みが０．１５μｍとなるようにした。なお、メディアサイズはφ１．０ｍｍとし、めっき時間は１０〜２０分とした。
試料Ｎｏ．１０ｂでは、下地電極層の上に中間電極層としてＰｄめっき層を形成し、次いでＰｄめっき層の上に中間電極層としてＮｉめっき層を形成した。試料Ｎｏ．１０ｃでは、下地電極層の上に中間電極層としてＰｔめっき層を形成し、次いでＰｔめっき層の上に中間電極層としてＮｉめっき層を形成した。最大厚み部におけるＰｄめっき層およびＰｔめっき層の厚みが０．１５μｍ、Ｎｉめっき層の厚みが７．５μｍとなるようにした。メディアサイズは他の実施例におけるＮｉめっき、Ｐｄめっき、Ｐｔめっき時のメディアサイズと同様とした。
次に、試料Ｎｏ．１〜１２、２０〜３４では、電解めっきにより上層電極層としてＡｕめっき層を形成した。試料Ｎｏ．１３〜１９では、電解めっき用Ｐｄ浴を用いるバレルめっきにより、上層電極層としてＰｄめっき層を形成した。試料Ｎｏ．４１では、電解めっきにより、上層電極層としてＡｕ−Ｐｄ−Ｎｉ合金めっき層を形成した。試料Ｎｏ．４２では、電解めっきにより、上層電極層としてＡｕ−Ｐｄ合金めっき層を形成した。試料Ｎｏ．４３では、電解めっきにより、上層電極層としてＰｔめっき層を形成した。試料Ｎｏ．４４では、電解めっきにより、上層電極層としてＳｎめっき層を形成した。また、ｔ５が表１〜表３に示す値となるようにした。メディアサイズはφ１．０ｍｍとした。めっき時間は８〜２５分とした。
次に、各コンデンサ試料を、実装基板上に実装固定した。実装基板はアルミナからなり、Ｃｕを含む一対のランドを含む。具体的には、各コンデンサ試料の外部電極延長部と一対のランドとを導電性接着剤を用いて接合させた。導電性接着剤は、エポキシ系銀導電性接着剤を用いた。一対のランド上に導電性接着剤を塗布し、導電性接着剤上に外部電極延長部を設置し、１５０℃で６０分加熱することで、各コンデンサ試料を実装固定した。
以下、本実施例におけるｔ１〜ｔ５、θ、Ｓａｖｅの測定方法について説明する。表１〜表３の各コンデンサ試料について、図１〜図４のＹ軸方向に沿って、Ｚ−Ｘ面に平行に、コンデンサ試料のＹ軸方向中央部まで断面研磨した。
次に、断面における片側の外部電極の外部電極延長部のうち、実装面側における外部電極延長部について、デジタルマイクロスコープ（倍率２０００倍）およびＳＥＭ（倍率５０００倍）を用いて観察し、ｔ１〜ｔ５、θ、Ｓａｖｅを算出した。各試料におけるｔ１〜ｔ５、θ、Ｓａｖｅを表１〜表３に示す。なお、Ｓａｖｅについては、下地電極層と中間電極層との境界における外部電極延長部に含まれるガラス相のうち境界における長さが１μｍ未満であるガラスを除外した上で、少なくとも２０個のガラス相について境界における長さを測定し、平均した。
＜クラック不良＞
上記の光学顕微鏡によりクラックの有無を観察した。２０個中何個のコンデンサ試料がクラックを有するかについて、表１〜表３に示す。なお、クラックを有するコンデンサ試料の割合が２０個中０個である場合を良好とした。
＜（ｔ１＋ｔ３）増加率＞
外部電極最大厚み部における厚みは（ｔ１＋ｔ３）で表される。ここで、チップサイズが１．６ｍｍ×０．８ｍｍ×０．８ｍｍである試料Ｎｏ．１〜２６において、試料Ｎｏ．７の（ｔ１＋ｔ３）を基準とした場合におけるｔ１＋ｔ３の増加率を表１、表２に示す。（ｔ１＋ｔ３）の増加率が５．０％未満である場合を良好とした。（ｔ１＋ｔ３）が５．０％以上である場合には、外部電極が厚くなり過ぎ、小型化に支障を来たす。
＜熱衝撃サイクル試験＞
２０個のコンデンサ試料を実装基板に実装固定した状態で熱衝撃サイクル試験を行った。気槽−５５℃での３０分保持および気槽１５０℃での３０分保持の繰り返しを２０００サイクル実施し、その後、８５℃、８５％ＲＨで５０Ｖの電圧を２００時間かけた。なお、上記のクラック不良が２０個中１個以上である場合については熱衝撃サイクル試験を行わなかった。
熱衝撃サイクル試験の実施後に、コンデンサ試料を基板実装面に対して垂直に、かつコンデンサ試料のＹ軸方向に沿って、Ｚ−Ｘ面に平行に、コンデンサ試料のＹ軸方向中央部まで断面研磨した。そして、研磨面において導電性接着剤と外部電極（上層電極層）との間に剥離が生じているか否かを観察し、剥離が生じているコンデンサ試料の割合を算出した。なお、観察は金属顕微鏡を用いて１００〜５００倍の倍率で行った。結果を表１〜表３に示す。剥離が生じているコンデンサ試料の割合が２０％以下である場合を良好とし、０％である場合をさらに良好とした。なお、熱衝撃サイクル試験の結果が良好である場合には、実装信頼性も良好である。
Figure 0006904383
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表１の試料Ｎｏ．２ａ、１〜４、７は主に端子ペースト乾燥条件および端子ペースト粘度を変化させることで、ｔ３を１５．０μｍに維持しつつ、ｔ２／ｔ１、ｔ４およびθを変化させた実施例および比較例である。なお、θを３°未満とすることは困難であった。所定の範囲内で各パラメータを変化させた試料Ｎｏ．２ａ、１〜４は、実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。これに対し、ｔ２／ｔ１が小さくなりすぎた試料Ｎｏ．７は、熱衝撃サイクル試験の結果が良好ではなかった。
表１の試料Ｎｏ．５、５ａは試料Ｎｏ．３から中間層めっき条件を変化させることでｔ２を変化させた実施例である。所定の範囲内で各パラメータを変化させた試料Ｎｏ．５では実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。これに対し、ｔ２／ｔ１が大きすぎた試料Ｎｏ．５ａは実装前のコンデンサ試料にクラックが発生した。
表１の試料Ｎｏ．６は試料Ｎｏ．７から中間層めっき条件を変化させることでｔ２を変化させた実施例である。ｔ２／ｔ１等のパラメータが所定の範囲内である試料Ｎｏ．６は実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。
表１の試料Ｎｏ．８、９は主に端子ペースト乾燥条件および端子ペースト粘度を変化させることで試料Ｎｏ．７からｔ１およびｔ２をさらに大きくし、ｔ４を小さくしてθを大きくした比較例である。試料Ｎｏ．８はｔ１が大きくなり中間電極層および上層電極層が厚くなったために実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。しかし、（ｔ１＋ｔ３）が大きくなり過ぎ小型化に支障を来たす。試料Ｎｏ．９は試料Ｎｏ．８よりもさらにｔ１が大きくなり中間電極層および上層電極層が厚くなったため、実装前のコンデンサ試料にクラックが発生した。
表１の試料Ｎｏ．１０、１１、１２は中間電極層をＮｉめっき層とＰｄめっき層との２層構造とし、Ｐｄめっき層の厚さの分だけ上層電極層であるＡｕめっき層の厚さを薄くした実施例および比較例である。所定の範囲内で各パラメータを変化させた試料Ｎｏ．１０、１１は実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。これに対し、ｔ２／ｔ１が小さくなりすぎた試料Ｎｏ．１２は、熱衝撃サイクル試験の結果が良好ではなかった。
表１の試料Ｎｏ．１０ａは試料Ｎｏ．１０からＰｄめっき層をＰｔめっき層に変更した実施例である。試料Ｎｏ．１０ｂは試料Ｎｏ．１０からＰｄめっき層とＮｉめっき層との順番を入れ替えた実施例である。試料Ｎｏ．１０ｃは試料Ｎｏ．１０ａからＰｔめっき層とＮｉめっき層との順番を入れ替えた実施例である。いずれの実施例も実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。
表１の試料Ｎｏ．１３〜１９は、表１の試料Ｎｏ．１〜４および７〜９のそれぞれについて、上層電極層をＰｄめっき層に変更した実施例および比較例である。表１の試料Ｎｏ．１〜４について上層電極層を変更した試料Ｎｏ．１３〜１６は、試料Ｎｏ．１〜４と同様に良好な結果となった。これに対し、表１の試料Ｎｏ．７〜９について上層電極層をＰｄめっき層に変更した試料Ｎｏ．１７〜１９は、試料Ｎｏ．７〜９と同様に良好な結果となった。ただし、上層電極層がＡｕめっき層である実験例と、上層電極層がＰｄめっき層である実験例と、を比較すると、上層電極層がＡｕめっき層である方が熱衝撃サイクル試験の結果が良好になりやすい。
表２の試料Ｎｏ．２０ａ、２０〜２２は、上層電極層であるＡｕめっき層の厚さを表１の試料Ｎｏ．３から変化させた実施例である。Ａｕめっき層の厚さを変化させても所定の範囲内で各パラメータを変化させた試料Ｎｏ．２０ａ、２０〜２２は実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。ただし、試料Ｎｏ．２２は、上層電極層が薄いために熱衝撃サイクル試験によりピンホールが発生し、腐食およびピンホールを起点としたクラックが見られた。
表２の試料Ｎｏ．２３ａ、２５ａ、２３〜２６は、ガラスフリットのサイズを変化させてＳａｖｅを変化させた実施例である。１．４０≦ｔ１／Ｓａｖｅ≦４．００を満たす試料Ｎｏ．２５ａ、２３〜２５は、ｔ１／Ｓａｖｅ＞４．００を満たす試料Ｎｏ．２３ａおよびｔ１／Ｓａｖｅ＜１．４０を満たす試料Ｎｏ．２６と比較して、熱衝撃サイクル試験の結果が良好であった。試料Ｎｏ．２３ａはガラス相のサイズに対するｔ１が大きいため、応力が増大し、熱衝撃サイクル試験の結果が試料Ｎｏ．２５ａ、２３〜２５と比較して良好ではなかった。試料Ｎｏ．２６はガラス相のサイズに対するｔ１が小さいため、熱衝撃サイクル試験によりピンホールが発生し、腐食およびピンホールを起点としたクラックが見られた。
表２の試料Ｎｏ．２７〜３０は、チップサイズを０．６ｍｍ×０．３ｍｍ×０．３ｍｍとし、さらにＮｉめっき時間を変化させることでｔ１、ｔ２を変化させた実施例である。１．４０≦ｔ１／Ｓａｖｅ≦４．００を満たす試料Ｎｏ．２８〜３０は、ｔ１／Ｓａｖｅ＜１．４０を満たす試料Ｎｏ．２７と比較して、熱衝撃サイクル試験の結果が良好であった。試料Ｎｏ．２７はガラス相のサイズに対するｔ１が小さいため、熱衝撃サイクル試験によりピンホールが発生し、腐食およびピンホールを起点としたクラックが見られた。
表２の試料Ｎｏ．３１〜３４は、チップサイズを３．２ｍｍ×１．６ｍｍ×１．６ｍｍとし、さらにＮｉめっき時間を変化させることでｔ１、ｔ２を変化させた実施例である。１．４０≦ｔ１／Ｓａｖｅ≦４．００を満たす試料Ｎｏ．３２〜３４は、ｔ１／Ｓａｖｅ＜１．４０を満たす試料Ｎｏ．３１と比較して、熱衝撃サイクル試験の結果が良好であった。試料Ｎｏ．３１はガラス相のサイズに対するｔ１が小さいため、熱衝撃サイクル試験によりピンホールが発生し、腐食およびピンホールを起点としたクラックが見られた。
表３の試料Ｎｏ．４１〜４４は、試料Ｎｏ．２ａについて、上層電極層の種類を変化させた実施例および比較例である。上層電極層がＣｕより標準電極電位が高い元素を含む試料Ｎｏ．４１〜４３は実装前のコンデンサ試料にクラックが発生せず、熱衝撃サイクル試験の結果も良好であった。これに対し、上層電極層がＣｕより標準電極電位が高い元素を含まない試料Ｎｏ．４４では、ガルバニック腐食しやすく、熱衝撃サイクル試験後の剥離率の悪化が見られた。
１・・・積層セラミックコンデンサ
２・・・セラミック層
３・・・内部電極層
４・・・外部電極
４ａ・・・下地電極層
４ｂ・・・中間電極層
４ｃ・・・上層電極層
１０・・・セラミック素体
１０ａ・・・（セラミック素体の）端面
１０ｂ・・・（セラミック素体の）側面
３０・・・ガラス相
３１ａ、３１ｂ・・・ガラス相と境界との交点
４１・・・実装基板
４３・・・ランド
４５・・・導電性接着剤
１０１・・・積層セラミックコンデンサの実装構造

Claims (8)

  1. 第１軸および第２軸を含む平面に実質的に平行なセラミック層と内部電極層とが第３軸の方向に沿って交互に積層されたセラミック素体と、前記セラミック素体の第１軸の方向の端面に形成された外部電極と、を有する積層電子部品であって、
    前記外部電極は、前記内部電極層の少なくとも一部と電気的に接続するように前記セラミック素体の端面に直接に形成された下地電極層と、前記下地電極層の外面に形成された中間電極層と、前記中間電極層の外面に形成された上層電極層と、を有し、
    前記下地電極層はＣｕを含み、
    前記中間電極層はＮｉを含み、
    前記上層電極層はＣｕより標準電極電位が高い元素を含み、
    前記外部電極は、
    前記セラミック素体の前記第１軸の方向の端面を覆う外部電極端面部と、
    前記セラミック素体の前記第２軸および前記第３軸の方向に相互に向き合う側面の一部を覆う外部電極延長部と、を一体的に有し、
    前記外部電極延長部において前記外部電極の厚みが最大となる部分を外部電極最大厚み部とし、前記外部電極最大厚み部における前記上層電極層の厚みと前記中間電極層の厚みとの合計厚みをｔ１とし、
    前記外部電極延長部における前記下地電極層の先端から前記上層電極層の先端までの前記第１軸の方向の長さをｔ２として、
    １．２０≦ｔ２／ｔ１≦４．５０を満たし、
    前記第１軸と、前記第３軸と、を含む前記外部電極の切断面において、前記外部電極延長部にガラス相が存在し、前記下地電極層と前記中間電極層との境界における前記外部電極延長部に含まれるガラス相の長さの平均をＳ ａｖｅ として、
    １．４０≦ｔ１／Ｓ ａｖｅ ≦４．００を満たす積層電子部品。
  2. 前記外部電極最大厚み部における下地電極の厚みをｔ３とし、
    前記下地電極層の先端から前記下地電極層の厚みが０．５×ｔ３となる部分までの前記第１軸の方向の長さをｔ４とし、
    （０．５×ｔ３）／ｔ４＝ｔａｎθとした場合に、
    ３°≦θ≦３０°を満たす請求項１に記載の積層電子部品。
  3. 前記外部電極最大厚み部における前記上層電極層の厚みをｔ５として、
    ０．００３≦ｔ５／ｔ１≦０．１３０を満たす請求項１または２に記載の積層電子部品。
  4. 前記上層電極層が、Ｃｕより標準電極電位が高い元素として、ＡｕおよびＰｄから選択される１種以上を含む請求項１〜３のいずれかに記載の積層電子部品。
  5. 積層電子部品と、前記積層電子部品が実装固定されている実装基板と、を有する積層電子部品の実装構造であって、
    前記積層電子部品は第１軸および第２軸を含む平面に実質的に平行なセラミック層と内部電極層とが第３軸の方向に沿って交互に積層されたセラミック素体と、前記セラミック素体の第１軸の方向の端面に形成された外部電極と、を有し、
    前記外部電極は、前記内部電極層の少なくとも一部と電気的に接続するように前記セラミック素体の端面に直接に形成された下地電極層と、前記下地電極層の外面に形成された中間電極層と、前記中間電極層の外面に形成された上層電極層と、を有し、
    前記下地電極層はＣｕを含み、
    前記中間電極層はＮｉを含み、
    前記上層電極層はＣｕより標準電極電位が高い元素を含み、
    前記外部電極は、
    前記セラミック素体の前記第１軸の方向の端面を覆う外部電極端面部と、
    前記セラミック素体の前記第２軸および前記第３軸の方向に相互に向き合う側面の一部を覆う外部電極延長部と、を一体的に有し、
    前記実装基板は電気的に接続された一対のランドを含み、
    前記外部電極延長部と前記一対のランドとが導電性接着剤により接合されており、
    前記導電性接着剤により接合された前記外部電極延長部において前記外部電極の厚みが最大となる部分を外部電極最大厚み部とし、前記外部電極最大厚み部における前記上層電極層の厚みと前記中間電極層の厚みとの合計厚みをｔ１とし、
    前記導電性接着剤により接合された前記外部電極延長部における前記下地電極層の先端から前記上層電極層の先端までの前記第１軸の方向の長さをｔ２として、
    １．２０≦ｔ２／ｔ１≦４．５０を満たし、
    前記第１軸と、前記第３軸と、を含む前記外部電極の切断面において、前記外部電極延長部にガラス相が存在し、前記下地電極層と前記中間電極層との境界における前記外部電極延長部に含まれるガラス相の長さの平均をＳ ａｖｅ として、
    １．４０≦ｔ１／Ｓ ａｖｅ ≦４．００を満たす積層電子部品の実装構造。
  6. 前記外部電極最大厚み部における下地電極の厚みをｔ３とし、
    前記下地電極層の先端から前記下地電極層の厚みが０．５×ｔ３となる部分までの前記第１軸の方向の長さをｔ４とし、
    （０．５×ｔ３）／ｔ４＝ｔａｎθとした場合に、
    ３°≦θ≦３０°を満たす請求項５に記載の積層電子部品の実装構造。
  7. 前記外部電極最大厚み部における前記上層電極層の厚みをｔ５として、
    ０．００３≦ｔ５／ｔ１≦０．１３０を満たす請求項５または６に記載の積層電子部品の実装構造。
  8. 前記上層電極層が、Ｃｕより標準電極電位が高い元素として、ＡｕおよびＰｄから選択される１種以上を含む請求項５〜７のいずれかに記載の積層電子部品の実装構造。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
JP7379899B2 (ja) * 2019-07-22 2023-11-15 Tdk株式会社 セラミック電子部品
JP7408975B2 (ja) * 2019-09-19 2024-01-09 Tdk株式会社 セラミック電子部品
KR20230097508A (ko) 2021-12-24 2023-07-03 삼성전기주식회사 적층형 전자 부품

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138131A (ja) * 1998-11-02 2000-05-16 Kyocera Corp チップ型電子部品
JP3905994B2 (ja) * 1999-03-31 2007-04-18 京セラ株式会社 積層セラミックコンデンサの製法
JP4083971B2 (ja) * 2000-11-22 2008-04-30 Ｔｄｋ株式会社 積層セラミック電子部品及びその製造方法
JP4957394B2 (ja) * 2007-06-04 2012-06-20 株式会社村田製作所 セラミック電子部品及びその製造方法
US7808770B2 (en) * 2007-06-27 2010-10-05 Murata Manufacturing Co., Ltd. Monolithic ceramic capacitor
JP2012156315A (ja) * 2011-01-26 2012-08-16 Murata Mfg Co Ltd 積層セラミック電子部品
JP2013048231A (ja) * 2011-08-29 2013-03-07 Samsung Electro-Mechanics Co Ltd 積層セラミック電子部品及びその製造方法
JP2013165180A (ja) * 2012-02-10 2013-08-22 Tdk Corp 電子部品及び電子部品の製造方法
JP6070288B2 (ja) * 2013-03-05 2017-02-01 Tdk株式会社 セラミック積層電子部品
JP6011574B2 (ja) * 2013-06-27 2016-10-19 株式会社村田製作所 積層セラミックコンデンサ
JP2015109410A (ja) * 2013-10-25 2015-06-11 株式会社村田製作所 セラミック電子部品及びセラミック電子部品の製造方法
JP2015109411A (ja) * 2013-10-25 2015-06-11 株式会社村田製作所 セラミック電子部品
US9390858B2 (en) * 2014-04-03 2016-07-12 Murata Manufacturing Co., Ltd. Electronic component, method of manufacturing the same, and mount structure of electronic component
JP2015035631A (ja) * 2014-11-14 2015-02-19 株式会社村田製作所 積層セラミック電子部品
US9892854B2 (en) * 2015-03-12 2018-02-13 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and method for manufacturing the same
JP6524734B2 (ja) * 2015-03-19 2019-06-05 株式会社村田製作所 電子部品およびこれを備えた電子部品連
CN107615421B (zh) * 2015-05-21 2020-06-16 株式会社村田制作所 电子部件
JP2017199847A (ja) * 2016-04-28 2017-11-02 株式会社村田製作所 積層セラミックコンデンサ
US10497516B2 (en) * 2016-09-28 2019-12-03 Murata Manufacturing Co., Ltd. Electronic component with external electrodes including a fired electrode layer including glass and voids
JP2018181956A (ja) * 2017-04-06 2018-11-15 株式会社村田製作所 積層セラミックコンデンサ
JP2019040943A (ja) * 2017-08-23 2019-03-14 株式会社村田製作所 積層セラミックコンデンサ
US10903011B2 (en) * 2017-09-29 2021-01-26 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and method of manufacturing the same
JP6919515B2 (ja) * 2017-11-15 2021-08-18 株式会社村田製作所 積層セラミックコンデンサ
US10957488B2 (en) * 2018-04-20 2021-03-23 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component
KR102121579B1 (ko) * 2018-10-02 2020-06-10 삼성전기주식회사 적층 세라믹 전자부품

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