JP6777066B2

JP6777066B2 - 積層電子部品

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Publication number: JP6777066B2
Application number: JP2017252198A
Authority: JP
Inventors: 哲弘高橋; 鈴木　智子; 智子鈴木; 涼太野村
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2017-12-27
Filing date: 2017-12-27
Publication date: 2020-10-28
Anticipated expiration: 2037-12-27
Also published as: JP2019117900A

Description

本発明は、外部電極が形成された積層電子部品に関する。

近年、電子機器内部に搭載された配線基板上に、セラミック電子部品などの電子部品が多数実装されるようになってきている。

従来、これらの電子部品の配線基板への実装には、Ｐｂを含むはんだが一般的に使用されてきたが、近年、環境負荷を軽減する観点からＳｎ−Ａｇ−Ｃｕ系はんだを用いて電子部品の実装が行われてきている。あるいは、エポキシ系熱硬化性樹脂などの熱硬化性樹脂に金属フィラーなどの導電性微粒子を添加した導電性接着剤などを用いて電子部品の実装が行われてきている。

しかし、最近、研究開発が盛んに行われているＳｉＣパワー半導体を用いたインバータ回路は、使用環境が２００℃を超えることが想定されるため、これまで使用してきた接合材、例えば、Ｓｎ−Ａｇ−Ｃｕ系はんだやエポキシ系熱硬化性樹脂にＡｇのフィラーを含有した導電性接着剤は耐熱性の観点で使用できない場合が多い。

このため、融点が高いＡｕ系の高温はんだ、例えば、Ａｕ−Ｇｅはんだ、Ａｕ−Ｓｎはんだを用いることで、２００℃〜２５０℃において安定した接合状態を実現するモジュールの高温特性評価が実施されている。

特許文献１には、はんだ対応のセラミック部品の外部電極を、金属およびガラス成分からなる金属下地導体層と、金属下地導体層の外表面に形成されたＮｉめっき層と、Ｎｉめっき層の外表面に形成されたＰｄめっき層と、Ｐｄめっき層の外表面に形成されたＡｕめっき層上層電極層とする旨が記載されている。特許文献１には、外部電極のこのような構成により、外部電極へのはんだの過剰なはい上がりを防止し、不必要な応力によるクラックが生じない高信頼性のセラミック電子部品を提供する技術が記載されている。

特開２００３−１０９８３８号公報

しかしながら、特許文献１では、接合する際の温度が３００℃〜４００℃のＡｕ系のはんだを用いる場合、Ｎｉの側面の厚みが厚いため、接合時に下地電極層のＣｕが剥離し易いという課題があった。更に、Ｐｄを上層電極層とした場合、はんだ濡れ性が悪いという課題があった。

本発明は、上記課題に鑑みてなされたものであって、はんだの接合温度３００℃〜４００℃において、下地電極層の剥離を防止し、はんだの濡れ性も良好な積層電子部品を提供することである。

上記の目的を達成するために鋭意検討を行い、本発明を完成させるに至った。

すなわち、本発明に係る積層電子部品は、第１軸および第２軸を含む平面に実質的に平行なセラミック層と内部電極層とが第３軸の方向に沿って交互に積層されたセラミック素体と、
前記セラミック素体の第１軸の方向に相互に向き合う一対の端面に形成された外部電極と、を有する積層電子部品であって、
前記外部電極は、
前記内部電極層の少なくとも一部と電気的に接続するように前記セラミック素体の端面に直接に形成された下地電極層と、
前記下地電極層の外面に形成された第１中間電極層と、
前記第１中間電極層の外面に形成された第２中間電極層と、
前記第２中間電極層の外面に形成された上層電極層と、を有し、
前記第１中間電極層はＮｉを含み、
前記上層電極層はＡｕを含み、
前記外部電極は、
前記セラミック素体の前記第１軸の方向に相互に向き合う端面を覆う外部電極端面部と、
前記セラミック素体の前記第２軸の方向に相互に向き合う側面の一部および前記セラミック素体の前記第３軸の方向に相互に向き合う主面の一部を覆う外部電極延長部と、を一体的に有し、
前記外部電極延長部に形成された前記第１中間電極層の最大厚みをＴ１とし、
前記外部電極端面部に形成された前記第１中間電極層の最大厚みをＴ２としたとき、
前記Ｔ１および前記Ｔ２の関係は０．７５≦Ｔ１／Ｔ２＜１．００であり、
前記第２中間電極層の厚みは０．１５μｍ〜１．０μｍであり、
前記上層電極層の厚みは３０ｎｍ〜８０ｎｍである積層電子部品。

上記の特徴を有することで、はんだの接合温度３００℃〜４００℃において、下地電極層の剥離を防止することが可能な積層電子部品を提供できる。

好ましくは、前記積層電子部品の前記Ｔ１および前記Ｔ２の関係は０．８０≦Ｔ１／Ｔ２≦０．９５である。

図１は、本発明の一実施形態に係る積層セラミックコンデンサの断面図である。図２は、本発明の一実施形態に係る積層セラミックコンデンサの外部電極の断面図である。

まず、本発明の一実施形態として、積層セラミックコンデンサについて説明する。図１に、一般的な積層セラミックコンデンサの断面図を示す。

積層セラミックコンデンサ１は、Ｘ軸およびＹ軸を含む平面に実質的に平行なセラミック層２と内部電極層３とを有し、セラミック層２と内部電極層３がＺ軸の方向に沿って交互に積層されたセラミック素体１０を有する。

ここで、「実質的に平行」とは、ほとんどの部分が平行であるが、多少平行でない部分を有していてもよいことを意味し、セラミック層２と内部電極層３は、多少、凹凸があったり傾いていたりしてもよいという趣旨である。

セラミック素体１０の形状に特に制限はないが、外形寸法（Ｌ０、Ｗ、Ｔ寸法）が、３．２ｍｍ×１．６ｍｍ×１．６ｍｍ形状より大きいことが好ましい。外形寸法が大きいほど、下地電極層の剥離を防止する効果が高まる。

内部電極層３は、各端部がセラミック素体１０の対向する２端面の表面に交互に露出するように積層してある。一対の外部電極４は、セラミック素体１０の両端面に形成され、交互に配置された内部電極層３の露出端に接続されて、コンデンサ回路を構成する。

セラミック層２の厚みは、特に限定されないが、一層あたり１００μｍ以下であることが好ましく、より好ましくは３０μｍ以下である。厚みの下限は、特に限定されないが、たとえば０．５μｍ程度である。

セラミック層２の積層数は、特に限定されないが、好ましくは２０以上であり、より好ましくは５０以上である。

セラミック層２の材料としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３、（Ｋ_１−ｘＮａ_ｘ）Ｓｒ_２Ｎｂ_５Ｏ_１５、Ｂａ_３ＴｉＮｂ_４Ｏ_１５などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｍｇ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類元素、Ｓｉ化合物、Ｌｉ化合物などの副成分を添加したものを用いてもよい。そのほか、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックなどを用いることもできる

内部電極層３に含有される導電材は特に限定されないが、Ｎｉ、Ｎｉ系合金、ＣｕまたはＣｕ系合金が好ましい。なお、Ｎｉ、Ｎｉ系合金、ＣｕまたはＣｕ系合金中には、Ｐ等の各種微量成分が０．１質量％程度以下含まれていてもよい。また、内部電極層３は、市販の電極用ペーストを使用して形成してもよい。内部電極層３の厚みは用途等に応じて適宜決定すればよい。

より好ましくは、内部電極層３に含有される導電材は、セラミック層２の構成材料が耐還元性を有するため、ＮｉまたはＮｉ系合金である。このＮｉまたはＮｉ系合金を主成分とし、これにＡｌ、Ｓｉ、Ｌｉ、Ｃｒ、Ｆｅから選択された１種類以上の内部電極用副成分を含有していることがさらに好ましい。

内部電極層３の主成分であるＮｉまたはＮｉ系合金にＡｌ、Ｓｉ、Ｌｉ、Ｃｒ、Ｆｅから選択された１種類以上の内部電極用副成分を含有させることで、Ｎｉが大気中の酸素と反応しＮｉＯになる前に、内部電極用副成分と酸素が反応し、Ｎｉの表面に内部電極用副成分の酸化膜を形成する。すなわち、外気中の酸素が内部電極用副成分の酸化膜を通過しないとＮｉと反応できなくなるため、Ｎｉが酸化され難くなる。その結果、２５０℃の高温下で連続使用しても、Ｎｉを主成分とする内部電極層の酸化による連続性の劣化が起り難くなるとともに、導電性の劣化が起り難くなる。

図２に示すように、本実施形態の外部電極４は、セラミック素体１０のＸ軸方向の両端面１０ａに形成される外部電極端面部４ａと、セラミック素体１０のＹ軸方向の両側面のＸ軸方向の両端部およびセラミック素体１０のＺ軸方向の両主面のＸ軸方向の両端部を覆う外部電極延長部４ｂと、を一体的に有する。

本実施形態の外部電極４は、内部電極層３の少なくとも一部と電気的に接続するようにセラミック素体１０の端面１０ａに直接に形成された下地電極層４０と、下地電極層４０の外面に形成された第１中間電極層４１と、第１中間電極層４１の外面に形成された第２中間電極層４２と、第２中間電極層４２の外面に形成された上層電極層４３と、を有する。

図２では、一方の外部電極４について示してあるが、他方の外部電極においても、同様の構成を有している。

下地電極層４０は、ガラス成分と金属成分とを含む。下地金属層４０に用いられる金属としては、例えば、Ｃｕ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕなどを用いることができる。

下地電極層４０の厚みは、実装時の下面側（例えば、セラミック素体１０の主面側）において、５μｍ〜２５μｍであることが好ましい。

第１中間電極層４１は、Ｎｉを含み、好ましくは、Ｎｉめっきによって形成される。Ｎｉめっきを形成することにより、第１中間電極層４１上に形成される第２電極層４２をＰｄめっき浴に浸漬しても、第２電極層４２用のＰｄめっき浴に下地電極層４０が溶け込まないようにすることができる。なお、第１中間電極層４１には、Ｐ、Ｂ等が含まれても良い。

また、第１中間電極層４１として、Ｎｉめっきを形成することにより、下地電極層４０の表面の凹凸部分やガラス成分の偏析部分などのめっき付きの悪い部分を覆うことができ、その表面を平滑にすることができる。このため、第２電極層４２のつき回りをよくすることが可能にとなる。

外部電極延長部４ｂに形成される第１中間電極層４１ｂの最大厚みをＴ１とし、外部電極端面部４ａに形成される第１中間電極層４１ａの最大厚みをＴ２としたとき、Ｔ１およびＴ２の関係は、０．７５≦Ｔ１／Ｔ２＜１．００となる。これにより、下地電極層４０に係る応力を軽減することができる。このため、積層セラミックコンデンサ１の下地電極層４０の３００℃以上での剥離不良を防ぐことが可能となる。したがって、積層セラミックコンデンサ１をＡｕ系のはんだによって配線基板に実装する際に、接続不良の発生しにくい積層セラミックコンデンサ１を得ることが可能となる。

外部電極延長部４ｂに形成される第１中間電極層４１ｂの最大厚み（Ｔ１）の箇所は、図２において１／２Ｌとして示されている外部電極延長部４ｂの中央部でも良いし、外れていても良い。

外部電極端面部４ａに形成される第１中間電極層４１ａの最大厚み（Ｔ２）の箇所は、外部電極端面部４ａの中央部でも良いし、外れていても良い。

なお、図２に示すように、外部電極延長部の第１中間電極層４１ｂは、Ｘ軸方向に沿って、外部電極延長部４ｂの中央部の端まで途切れずに連続している。

外部電極端面部４ａに形成される第１中間電極層４１ａの厚みは、５μｍ〜２０μｍであることが好ましい。また、外部電極延長部４ｂに形成される第１中間電極層４１ｂの厚みは、３〜１５μｍであることが好ましい。

第２中間電極層４２は、Ｐｄを含み、Ｐｄめっきによって形成されることが好ましい。Ｐｄめっきを形成することにより、第１中間電極層の酸化や拡散を抑制することができる。

第２中間電極層４２の厚みは、０．１５μｍ〜１．０μｍである。これにより、第１中間電極層の酸化や拡散を抑制することができる。上記の観点から、第２中間電極層４２の厚みは、好ましくは、０．３０μｍ〜１．００μｍであり、より好ましくは０．３０μｍ〜０．５０μｍである。

上層電極層４３は、Ａｕを含み、Ａｕめっきによって形成されることが好ましい。上層電極層４３が外部電極４の最外層である場合、外部電極４の最外層をＡｕめっきで形成することにより、配線基板に実装するためのＡｕ系のはんだ材と電気的接合の信頼性を確保することができる。なお、上層電極層４３のめっきとしてＳｎ等の卑金属を使用していると、ガルバニック腐食や酸化の問題で、接合信頼性を得にくい。

上層電極層４３の厚みは、３０ｎｍ〜８０ｎｍである。これにより、はんだとの濡れ性が改善できる。上記の観点から、上層電極層４３の厚みは、好ましくは５０ｎｍ〜８０ｎｍである。

本実施形態の積層セラミックコンデンサ１は、外部電極延長部４ｂに形成される第１中間電極層４１ｂの厚みＴ１が、外部電極端面部４ａに形成される第１中間電極層４１ａの厚みＴ２より小さく形成されるため、基板実装面における外部電極４の厚みを小さくすることができる。

また、外部電極延長部４ｂの第１中間電極層４１ｂの厚みＴ１と外部電極端面部４ａの第１中間電極層４１ａの厚みＴ２との比率を所定の範囲内とすることにより、外部電極４の応力によるセラミック素体１０へのクラックの発生を抑制することができる。したがって、短絡不良の生じにくい積層電子部品を得ることができる。

また、本実施形態の積層セラミックコンデンサ１は、接合温度３００℃〜４００℃において、下地電極層４０に係る応力を軽減することができ、下地電極層４０の剥離を防止できる。したがって、積層セラミックコンデンサ１をＡｕ系のはんだによって配線基板に実装する際に、接続不良が発生しにくい。

このため、本実施形態の積層セラミックコンデンサ１は、−５５℃の低温領域から１５０℃程度の領域での使用が求められる車載用途の電子部品や、さらに、より高温の２５０℃程度の領域まで求められているＳｉＣやＧａＮ系の半導体を用いたパワーデバイス用のスナバコンデンサや、自動車のエンジンルーム内のノイズ除去に用いるコンデンサ等に用いることができる。

次に、図１示す積層セラミックコンデンサ１の製造方法の一例を説明する。

図１に示すような積層セラミックコンデンサ１を製造するために、セラミック素体１０を構成するためのセラミック材料を含むセラミックグリーンシートが準備される。

セラミック材料としては、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３、（Ｋ_１−ｘＮａ_ｘ）Ｓｒ_２Ｎｂ_５Ｏ_１５、Ｂａ_３ＴｉＮｂ_４Ｏ_１５などの主成分からなるセラミック材料を用いることができる。

次に、セラミックグリーンシート上に、導電性ペーストを塗布して、内部電極層３に対応する導電パターンが形成される。導電性ペーストの塗布は、例えば、スクリーン印刷法などの各種印刷法により行うことができる。導電性ペーストは、導電性微粒子の他に、公知のバインダや溶剤を含んでいてもよい。導電性微粒子としては、Ｎｉ、Ｎｉ系合金、ＣｕまたはＣｕ系合金を使用できる。

導電パターンが形成されていない複数のセラミックグリーシート、導電パターンが形成されたセラミックグリーンシート、および導電パターンが形成されていない複数のセラミックグリーンシートがこの順で積層され、積層方向にプレスすることにより、マザー積層体が作製される。

マザー積層体上の仮想のカットラインに沿ってマザー積層体をカットすることにより、複数のグリーンのセラミック素体が作製される。なお、マザー積層体のカッティングは、ダイシングや押切りにより行うことができる。さらに、グリーンのセラミック素体に対してバレル研磨などを施し、稜線部や角部を丸めてもよい。

グリーンのセミック素体を焼成することにより、セラミック素体１０が得られる。このときの焼成温度は、例えば、１１００℃〜１４００℃とすることができる。

焼成後のセラミック素体１０の両端面からセラミック素体１０の両主面および両側面にかかるようにして、ディッピング、印刷工法などの方法により金属ペーストを塗布し、焼き付けることにより、下地電極層４０が形成される。金属ペーストの焼付け温度は、７００〜９００℃であることが好ましい。

下地電極層４０上に、第１中間電極層４１が形成される。第１中間電極層４１の形成方法は特に限定されず、バレルめっき等により形成される。

以下では、バレルめっきによる第１中間電極層４１の形成方法を説明する。

充填されるセラミック素体１０と金属メディアの総量に対するセラミック素体１０の配合量が４０％以下となるようにして、バレル容器の１／３以下充填する。このように、バレル容器へのセラミック素体１０の充填量を少なくすることで、外部電極延長部４ｂの第１中間電極層４１ｂの厚みを小さくすることができる。なお、この時のセラミック素体１０には、下地電極層４０が形成されている。

この状態で、バレル容器を２０ｒｐｍ以上の中速で回転させると、バレル内においてセラミック素体１０のＸ軸方向に平行に整列したままめっきされる確率が低くなり、セラミック素体１０の主面および側面におけるめっき付着量が少なくなる。このため、外部電極端面部４ａの第１中間電極層４１ａに対する外部電極延長部４ｂの第１中間電極層４１ｂの厚みを小さくすることができる。

さらに、第１中間電極層４１上に、第２中間電極層４２を形成する。第２中間電極層４１の形成方法は特に限定されず、電解メッキ等により形成される。

さらに、第２中間電極層４２上に、上層電極層４３を形成することにより、積層セラミックコンデンサ１が作製される。上層電極層４３の形成方法は特に限定されない。。本実施形態では、外部電極４の上層電極層４３としてＡｕめっきが用いられているため、Ａｕ系はんだと良好な接合を形成する。

以上、本発明の実施形態について説明してきたが、本発明は、上述した実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することができる。

本発明の積層電子部品は、積層セラミックコンデンサに限らず、その他の積層電子部品に適用することが可能である。その他の積層電子部品としては、セラミック層が内部電極層を介して積層される全ての電子部品であり、例えば、バンドパスフィルタ、インダクタ、積層三端子フィルタ、圧電素子、ＰＴＣサーミスタ、ＮＴＣサーミスタ、バリスタなどである。

以下、本発明の実施例を挙げ、本発明をさらに詳細に説明するが、本発明は、これら実施例に限定されない。

積層セラミックコンデンサ用のセラミック素体１０として、ＣａＺｒＯ_３を主成分とするかセラミック層２と、Ｎｉを含む内部電極層３とを有し、チップサイズＬ０×Ｗ×Ｔ＝１．６ｍｍ×０．８ｍｍ×０．８ｍｍのセラミック素体、チップサイズＬ０×Ｗ×Ｔ＝３．２ｍｍ×１．６ｍｍ×１．６ｍｍのセラミック素体、チップサイズＬ０×Ｗ×Ｔ＝４．５ｍｍ×３．２ｍｍ×２．０ｍｍのセラミック素体、チップサイズＬ０×Ｗ×Ｔ＝５．７ｍｍ×５．０ｍｍ×２．０ｍｍのセラミック素体、の異なるチップサイズの４種の積層セラミックコンデンサ用のセラミック素体１０を準備した。各コンデンサ試料のチップサイズは表１および表２に示す通りである。

焼成後のセラミック素体１０の両端面からセラミック素体１０の両主面および両側面にかかるようにして、Ｃｕを含む金属ペーストを塗布し、焼き付けることにより、下地電極層４０を形成した。金属ペーストの焼き付け温度は、７００℃〜９００℃とした。

下地電極層４０の厚みは、外部電極端面部４ａの中央部において２０μｍ〜３０μｍであり、外部電極延長部４ｂにおいて５μｍ〜１０μｍであった。

次に、ワット浴を用いてメディアサイズ：φ１．０ｍｍ、めっき時間を３０〜６０分としてバレルめっきによりＮｉめっき層である第１中間電極層４１を形成した。第１中間電極層４１の厚みは、外部電極端面部４ｂの中央部において５μｍであった。

次に、第２中間電極層４２として、電解めっき用Ｐｄ浴を用いて、メディアサイズ：φ１．０ｍｍ、めっき時間１０〜２０分としてＰｄめっき層を形成した。

次に、上層電極層４３として、無電解めっきでＡｕめっき層を形成した。

表１および表２に示すように、セラミック素体のチップサイズ、Ｔ１／Ｔ２、第２中間電極層の厚みおよび上層電極層の厚みを変えたコンデンサ試料（積層セラミックコンデンサ１）を作製した。

各コンデンサ試料を、Ｃｕを含む第１、第２のランドが上面に形成されたＳｉ_３Ｎ_４からなる配線基板上にＡｕ−Ｇｅはんだを用いて実装した。Ａｕ−Ｇｅはんだは、１２ｗｔ％Ｇｅを含んだＡｕ−Ｇｅはんだを用いた。第１、第２のランド上にＡｕ−Ｇｅはんだを塗布し、その後、各コンデンサ試料を採取し、４００℃の温度で３０分加熱し、コンデンサ試料を配線基板に実装した。

表１および表２の各コンデンサ試料について、試料のＹ軸方向に沿って、Ｚ−Ｘ面に平行に、コンデンサ試料のＹ軸方向中央部まで断面研磨した。

次に、断面における片側の外部電極４の外部電極延長部４ｂに形成される第１中間電極層４１ｂのうち、実装面側における外部電極延長部４ｂのＸ軸に沿う長さＬの中央部（１／２Ｌ）における厚み（Ｔ１）（最大厚み）を光学顕微鏡によって測定した。また、外部電極端面部４ａに形成される第１中間電極層４１ａのうち、外部電極端面部４ａの中央部における厚み（Ｔ２）（最大厚み）を光学顕微鏡によって測定した。これらのＴ１およびＴ２の比率を算出した。また、同じ断面において、Ｔ１およびＴ２と同様にして、第２中間電極層および上層電極層の厚みを測定した。結果を表１および表２に示す。

＜下地電極剥がれ＞
表１および表２のコンデンサ試料について、下地電極剥がれの確認を行った。具体的には、１００個のサンプルを樹脂埋め研磨し、下地電極と第１中間電極層との界面に剥がれがあるサンプルを不良であると判断し、その個数を調べた。結果を表１および表２に示す。

＜はんだ濡れ性＞
表１および表２のコンデンサ試料について、はんだ濡れ性の確認を行った。具体的には、１００個のサンプルをはんだに浸漬し、表面の８０％以上がはんだで覆われた場合は、○とし、それ以外の場合は×とした。結果を表１および表２に示す。

＜熱衝撃試験（熱衝撃サイクル試験）＞
熱衝撃サイクル試験として、気槽−５５℃での３０分保持および気槽２００℃での３０分保持の繰り返しを２０００サイクルと、気槽−５５℃での３０分保持および気槽２５０℃での３０分保持の繰り返しを２０００サイクル実施した２０個のコンデンサ試料を準備した。なお、熱衝撃サイクル試験は、コンデンサ試料を配線基板に実装した状態にて行った。

熱衝撃サイクル試験実施後に、コンデンサ試料を基板実装面に対して垂直に、かつコンデンサ試料のＹ軸方向に沿って、Ｚ−Ｘ面に平行に、コンデンサ試料のＹ軸方向中央部まで断面研磨した。

次に、研磨面を金属顕微鏡１００〜５００倍の倍率で観察して、外部電極端面部４ａと外部電極延長部４ｂの境界部の縁部からセラミック素体へ進展しているクラックの有無を確認した。結果を表１および表２に示す。

−５５℃〜２００℃の熱衝撃サイクル試験においては、２０００サイクル後、クラック発生率０％であることが良好と判断した。

−５５℃〜２５０℃の熱衝撃サイクル試験においては、２０００サイクル後、クラック発生率２０％以下であることが良好と判断した。

表１および表２より、Ｔ１およびＴ２の関係が０．７５≦Ｔ１／Ｔ２＜１．００を満たす場合（試料番号３〜８、１２〜１５、１８〜２０、２３〜２５、２７〜３４）は、Ｔ１およびＴ２の関係が０．７５≦Ｔ１／Ｔ２＜１．００を満たさない場合（試料番号１、２、９、２２および２６）に比べて、下地電極剥がれの不良数が良好である（少ない）ことが確認できた。

表１および表２より、第２中間電極層の厚みが０．１５μｍ〜１．０μｍである場合（試料番号３〜８、１２〜１５、１８〜２０、２３〜２５、２７〜３４）は、第２中間電極層の厚みが０．１５未満の場合（試料番号１０および１１）に比べて、熱衝撃試験の不良率が良好である（少ない）ことが確認できた。

表１および表２より、上層電極層の厚みが３０ｎｍ〜８０ｎｍの場合（試料番号３〜８、１２〜１５、１８〜２０、２３〜２５、２７〜３４）は、上層電極層の厚みが３０ｎｍ未満の場合（試料番号１６および１７）に比べてはんだ濡れ性が良好であることが確認できた。

表１および表２より、上層電極層の厚みが３０ｎｍ〜８０ｎｍの場合（試料番号３〜８、１２〜１５、１８〜２０、２３〜２５、２７〜３４）は、上層電極層の厚みが８０ｎｍより厚い場合（試料番号２１）に比べて熱衝撃試験の不良率が良好である（少ない）ことが確認できた。

１… 積層セラミックコンデンサ
２… セラミック層
３… 内部電極層
４… 外部電極
４ａ… 外部電極端面部
４ｂ… 外部電極延長部
４０… 下地電極層
４１… 第１中間電極層
４１ａ… 外部電極端面部の第１中間電極層
４１ｂ… 外部電極延長部の第１中間電極層
４２… 第２中間電極層
４３… 上層電極層
１０… セラミック素体

Claims

第１軸および第２軸を含む平面に実質的に平行なセラミック層と内部電極層とが第３軸の方向に沿って交互に積層されたセラミック素体と、
前記セラミック素体の第１軸の方向に相互に向き合う一対の端面に形成された外部電極と、を有する積層電子部品であって、
前記外部電極は、
前記内部電極層の少なくとも一部と電気的に接続するように前記セラミック素体の端面に直接に形成された下地電極層と、
前記下地電極層の外面に形成された第１中間電極層と、
前記第１中間電極層の外面に形成された第２中間電極層と、
前記第２中間電極層の外面に形成された上層電極層と、を有し、
前記下地電極層はＣｕを含む焼付電極であり、
前記第１中間電極層はＮｉめっき層であり、
前記第２中間電極層はＰｄめっき層であり、
前記上層電極層はＡｕめっき層であり、
前記外部電極は、
前記セラミック素体の前記第１軸の方向に相互に向き合う端面を覆う外部電極端面部と、
前記セラミック素体の前記第２軸の方向に相互に向き合う側面の一部および前記セラミック素体の前記第３軸の方向に相互に向き合う主面の一部を覆う外部電極延長部と、を一体的に有し、
前記外部電極延長部に形成された前記第１中間電極層の最大厚みをＴ１とし、
前記外部電極端面部に形成される前記第１中間電極層の最大厚みをＴ２としたとき、
前記Ｔ１および前記Ｔ２の関係は０．８０≦Ｔ１／Ｔ２≦０．９５であり、
前記第２中間電極層の厚みは０．１５μｍ〜１．０μｍであり、
前記上層電極層の厚みは３０ｎｍ〜８０ｎｍである積層電子部品。