JP3254399B2 - 積層チップバリスタ及びその製造方法 - Google Patents
積層チップバリスタ及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はバリスタに係り、特
に積層チップバリスタの端子電極上にのみ均一なメッキ
を可能とした積層チップバリスタ及びその製造方法に関
する。
に積層チップバリスタの端子電極上にのみ均一なメッキ
を可能とした積層チップバリスタ及びその製造方法に関
する。
【０００２】
【従来の技術】近年電子機器の小型化がすすみ、例えば
ＩＣ等の小電圧で駆動している電気部品では異常電圧か
らこれを保護する必要があり、チップ型バリスタが一般
的に使用されている。
ＩＣ等の小電圧で駆動している電気部品では異常電圧か
らこれを保護する必要があり、チップ型バリスタが一般
的に使用されている。
【０００３】ところで、チップ部品では、端子電極とし
て銀が使用されているが、この銀外部電極はチップ部品
を半田付けするとき、この半田により侵されてしまうの
で、銀外部電極の上にニッケルメッキ等を施している。
又、半田付性を良好にするためにニッケルメッキ等の上
に更に錫又は錫−鉛のメッキが施されている。
て銀が使用されているが、この銀外部電極はチップ部品
を半田付けするとき、この半田により侵されてしまうの
で、銀外部電極の上にニッケルメッキ等を施している。
又、半田付性を良好にするためにニッケルメッキ等の上
に更に錫又は錫−鉛のメッキが施されている。
【０００４】しかるに積層チップバリスタを構成するバ
リスタ層はＺｎＯを主成分としているが、このＺｎＯは
半導体であるため、前記ニッケルメッキ及び錫又は錫−
鉛メッキ等を電解メッキで行うと、このバリスタ層より
なるセラミック部分もメッキされてしまうことになる。
リスタ層はＺｎＯを主成分としているが、このＺｎＯは
半導体であるため、前記ニッケルメッキ及び錫又は錫−
鉛メッキ等を電解メッキで行うと、このバリスタ層より
なるセラミック部分もメッキされてしまうことになる。
【０００５】これを防止するため、チップ型バリスタと
なるこのセラミック素子の表面にＳｉ、Ｂ、Ｂｉ、Ｐ
ｂ、Ｃａ等の酸化物からなるガラスをディップして高抵
抗層を形成するか、あるいはＳｉ、Ｆｅ、Ａｌ、Ｔｉ、
Ｓｂの酸化物を主成分とする混合物をセラミック素子の
表面に配して焼成し、高抵抗層を形成していた（特開平
８−３１６１６号公報、特開平８−１２４７２０号公
報、特開平８−１５３６０７号公報参照）。
なるこのセラミック素子の表面にＳｉ、Ｂ、Ｂｉ、Ｐ
ｂ、Ｃａ等の酸化物からなるガラスをディップして高抵
抗層を形成するか、あるいはＳｉ、Ｆｅ、Ａｌ、Ｔｉ、
Ｓｂの酸化物を主成分とする混合物をセラミック素子の
表面に配して焼成し、高抵抗層を形成していた（特開平
８−３１６１６号公報、特開平８−１２４７２０号公
報、特開平８−１５３６０７号公報参照）。
【０００６】
【発明が解決しようとする課題】しかしながら前記の如
きガラス塗布や表面酸化物処理工程は作業が繁雑であ
り、しかも必要部分以外の部分にもこれらガラス、表面
酸化物が付着することによる歩留まりの低下が生じ、コ
ストアップになるという問題がある。
きガラス塗布や表面酸化物処理工程は作業が繁雑であ
り、しかも必要部分以外の部分にもこれらガラス、表面
酸化物が付着することによる歩留まりの低下が生じ、コ
ストアップになるという問題がある。
【０００７】また、前記セラミック素子の表面に凹凸が
あると、突起部分に電界が集中し易くなってそこの部分
からメッキされて周囲の素子表面までに不所望のメッキ
が広がってゆくということがわかった。従って素子表面
の凹凸をなくし、平坦な面にすることにより不所望のメ
ッキ流れをなくすることが必要となる。
あると、突起部分に電界が集中し易くなってそこの部分
からメッキされて周囲の素子表面までに不所望のメッキ
が広がってゆくということがわかった。従って素子表面
の凹凸をなくし、平坦な面にすることにより不所望のメ
ッキ流れをなくすることが必要となる。
【０００８】それ故、本発明は、外部電極上にメッキす
る際に均一なメッキをすることができる積層チップバリ
スタを低コストで提供することを目的とする。
る際に均一なメッキをすることができる積層チップバリ
スタを低コストで提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の積層チップバリスタでは、バリスタ層と内
部電極が交互に積層され、その最外層がバリスタ層と同
材質で構成された焼結体素体の端部に内部電極と導通す
る銀を主成分とした焼き付けにより形成する第１の端子
電極と、この第１の端子電極が半田により侵されないた
めに第１の端子電極に電気メッキされた第２の端子電極
と、半田付性を良好にするために第２の端子電極に電気
メッキされた第３の端子電極を有する積層チップバリス
タにおいて、 前記第１の端子電極を焼き付け形成される
前の前記焼結体素体の表面粗さ（Ｒ）を、メッキ流れ発
生防止用に０．６０〜０．９０μｍに形成したことを特
徴とする積層チップバリスタを提供するものである。
め、本発明の積層チップバリスタでは、バリスタ層と内
部電極が交互に積層され、その最外層がバリスタ層と同
材質で構成された焼結体素体の端部に内部電極と導通す
る銀を主成分とした焼き付けにより形成する第１の端子
電極と、この第１の端子電極が半田により侵されないた
めに第１の端子電極に電気メッキされた第２の端子電極
と、半田付性を良好にするために第２の端子電極に電気
メッキされた第３の端子電極を有する積層チップバリス
タにおいて、 前記第１の端子電極を焼き付け形成される
前の前記焼結体素体の表面粗さ（Ｒ）を、メッキ流れ発
生防止用に０．６０〜０．９０μｍに形成したことを特
徴とする積層チップバリスタを提供するものである。
【００１０】このように、積層チップバリスタの素体表
面の粗さ（Ｒ）を０．６０〜０．９０μｍにすることに
より端子電極を電解メッキして第２の電極、第３の電極
を形成するとき、端子電極の電解メッキ時の突起部分に
おける電界集中を防ぎ、メッキ流れのない、端子電極上
のみに均一なメッキ膜を形成することができる。しかも
これよりも凹凸を小さくするときに発生する、今度は端
子電極における電気メッキが不可能となることも克服で
きる。
面の粗さ（Ｒ）を０．６０〜０．９０μｍにすることに
より端子電極を電解メッキして第２の電極、第３の電極
を形成するとき、端子電極の電解メッキ時の突起部分に
おける電界集中を防ぎ、メッキ流れのない、端子電極上
のみに均一なメッキ膜を形成することができる。しかも
これよりも凹凸を小さくするときに発生する、今度は端
子電極における電気メッキが不可能となることも克服で
きる。
【００１１】
【発明の実施の形態】本発明の一実施の形態を図１に基
づき詳細に説明する。図１は本発明の積層チップバリス
タの内部構造を示す断面図である。図１において、１は
バリスタ層、２、２′は内部電極、３、３′は端子電
極、３−１、３−１′は第１電極、３−２、３−２′は
Ｎｉ膜、３−３、３−３′はＳｎ膜、４、４′は保護層
である。
づき詳細に説明する。図１は本発明の積層チップバリス
タの内部構造を示す断面図である。図１において、１は
バリスタ層、２、２′は内部電極、３、３′は端子電
極、３−１、３−１′は第１電極、３−２、３−２′は
Ｎｉ膜、３−３、３−３′はＳｎ膜、４、４′は保護層
である。
【００１２】バリスタ層１は後述するように、酸化亜鉛
ＺｎＯを主成分とするものであり、その端子部には互い
に異なる端子電極３、３′と接続されている内部電極
２、２′が形成されている。なお内部電極２、２′はパ
ラジウムペーストを印刷し、バリスタ素体と同時焼成す
るものである。
ＺｎＯを主成分とするものであり、その端子部には互い
に異なる端子電極３、３′と接続されている内部電極
２、２′が形成されている。なお内部電極２、２′はパ
ラジウムペーストを印刷し、バリスタ素体と同時焼成す
るものである。
【００１３】端子電極３は、銀ペーストを焼付けること
により構成された第１電極３−１と、この第１電極３−
１が半田により侵されないために電解メッキされたＮｉ
層３−２と、半田付け性能を向上するために電解メッキ
されたＳｎ層３−３により構成される。
により構成された第１電極３−１と、この第１電極３−
１が半田により侵されないために電解メッキされたＮｉ
層３−２と、半田付け性能を向上するために電解メッキ
されたＳｎ層３−３により構成される。
【００１４】端子電極３′も端子電極３と同様に、第１
電極３−１′、Ｎｉ層３−２′、Ｓｎ層３−３′により
構成される。またバリスタ層１と同材質の保護層４、
４′がその最外層に設けられている。
電極３−１′、Ｎｉ層３−２′、Ｓｎ層３−３′により
構成される。またバリスタ層１と同材質の保護層４、
４′がその最外層に設けられている。
【００１５】そして端子電極３、３′を除いたバリスタ
素体の表面粗さが、後述する理由により、０．６０〜
０．９０μｍの範囲になるように構成される。本発明の
第２の実施の形態を図２により説明する。
素体の表面粗さが、後述する理由により、０．６０〜
０．９０μｍの範囲になるように構成される。本発明の
第２の実施の形態を図２により説明する。
【００１６】図１では、バリスタ層１を１つ具備した例
を示すものであるが、図２では２つのバリスタ層１、１
が具備されている場合を示す。端子電極３、３′及び保
護層４、４′は図１の例と同様に構成される。
を示すものであるが、図２では２つのバリスタ層１、１
が具備されている場合を示す。端子電極３、３′及び保
護層４、４′は図１の例と同様に構成される。
【００１７】本発明はバリスタ層１の数は図１、図２に
示すものに限定されるものではなく、その用途に応じて
適宜選択できるものである。次に本発明の積層チップバ
リスタの一製造方法について説明する。
示すものに限定されるものではなく、その用途に応じて
適宜選択できるものである。次に本発明の積層チップバ
リスタの一製造方法について説明する。
【００１８】まずバリスタ層１を構成するために、その
主成分の酸化亜鉛（ＺｎＯ）９８．１７ｗｔ％に対し
て、酸化コバルト（ＣｏＯ）１．２ｗｔ％、酸化プラセ
オジウム（Ｐｒ6 Ｏ11）０．５ｗｔ％、炭酸カルシウム
（ＣａＣＯ3 ）０．１ｗｔ％、酸化ケイ素（ＳｉＯ2 ）
０．０３ｗｔ％の割合になるように出発原料を秤量し
た。
主成分の酸化亜鉛（ＺｎＯ）９８．１７ｗｔ％に対し
て、酸化コバルト（ＣｏＯ）１．２ｗｔ％、酸化プラセ
オジウム（Ｐｒ6 Ｏ11）０．５ｗｔ％、炭酸カルシウム
（ＣａＣＯ3 ）０．１ｗｔ％、酸化ケイ素（ＳｉＯ2 ）
０．０３ｗｔ％の割合になるように出発原料を秤量し
た。
【００１９】この粉体に有機バインダ、有機溶剤、有機
可塑剤を加え、ボールミルで２０時間混合・粉砕を行っ
てスラリーを作製した。このスラリーをドクターブレー
ド法によってＰＥＴ（ポリエチレンテレフタレート）製
ベースフィルム上に３０μｍの厚さのグリーンシートを
作製した。次いでこのベースフィルムからグリーンシー
トを剥離して所定の形状に切断した。
可塑剤を加え、ボールミルで２０時間混合・粉砕を行っ
てスラリーを作製した。このスラリーをドクターブレー
ド法によってＰＥＴ（ポリエチレンテレフタレート）製
ベースフィルム上に３０μｍの厚さのグリーンシートを
作製した。次いでこのベースフィルムからグリーンシー
トを剥離して所定の形状に切断した。
【００２０】それから切断したグリーンシートを複数枚
重ねて保護層４とし、その後バリスタ層１と内部電極
２、２′を積層した。このとき、内部電極２、２′の材
料にはパラジウムペーストを用い、スクリーン印刷にて
所望の形状になるように印刷し、乾燥後その上にバリス
タ層１を積層した。このようにして所望の数のバリスタ
層と所望の形状の電極とを積層した後、保護層４′を積
層し、これらを加熱、圧着した後、所定の形状になるよ
うに切断してグリーンチップとした。
重ねて保護層４とし、その後バリスタ層１と内部電極
２、２′を積層した。このとき、内部電極２、２′の材
料にはパラジウムペーストを用い、スクリーン印刷にて
所望の形状になるように印刷し、乾燥後その上にバリス
タ層１を積層した。このようにして所望の数のバリスタ
層と所望の形状の電極とを積層した後、保護層４′を積
層し、これらを加熱、圧着した後、所定の形状になるよ
うに切断してグリーンチップとした。
【００２１】このグリーンチップを３５０℃で２時間の
条件で脱バインダーを行った後に、１２５０℃で２時間
空気中で焼成して焼結体を得た。次いで、この焼結体を
遠心バレルに入れ、セラミックボールやガラスボールの
如き、研磨用メディア、砥石粉末の如き研磨剤と、水を
入れ、これらを一緒に回転して、３０分、１時間、２時
間、４時間及び７時間それぞれ研磨した。
条件で脱バインダーを行った後に、１２５０℃で２時間
空気中で焼成して焼結体を得た。次いで、この焼結体を
遠心バレルに入れ、セラミックボールやガラスボールの
如き、研磨用メディア、砥石粉末の如き研磨剤と、水を
入れ、これらを一緒に回転して、３０分、１時間、２時
間、４時間及び７時間それぞれ研磨した。
【００２２】そして、これら各時間回転研磨した焼結体
のバリスタ素体の表面粗さを表面粗さ計で測定したとこ
ろ、バレル研磨後の素地の表面粗さ（Ｒ）は、それぞ
れ、 １．１８μｍ（３０分間） ０．９０μｍ（ １時間） ０．７６μｍ（ ２時間） ０．６０μｍ（ ４時間） ０．５３μｍ（ ７時間） であった。なお、バレル研磨をしない焼結体のバリスタ
素体の表面粗さは、３．２０μｍであった。そして表面
粗さ計は、株式会社東京精密製サーフコム５７０Ａを使
用した。またこれらの数値は、いずれもサンプル数が１
０個の平均値である。
のバリスタ素体の表面粗さを表面粗さ計で測定したとこ
ろ、バレル研磨後の素地の表面粗さ（Ｒ）は、それぞ
れ、 １．１８μｍ（３０分間） ０．９０μｍ（ １時間） ０．７６μｍ（ ２時間） ０．６０μｍ（ ４時間） ０．５３μｍ（ ７時間） であった。なお、バレル研磨をしない焼結体のバリスタ
素体の表面粗さは、３．２０μｍであった。そして表面
粗さ計は、株式会社東京精密製サーフコム５７０Ａを使
用した。またこれらの数値は、いずれもサンプル数が１
０個の平均値である。
【００２３】次に前記バレル研磨をしないバリスタ素
体、３０分間バレル研磨したバリスタ素体、１時間バレ
ル研磨したバリスタ素体、２時間バレル研磨したバリス
タ素体、４時間バレル研磨したバリスタ素体及び７時間
バレル研磨したバリスタ素体の各々に対して、その両端
部にＡｇを主体とした電極ペーストを塗布し、８００℃
で焼き付けして第１電極３−１、３−１′を形成した。
体、３０分間バレル研磨したバリスタ素体、１時間バレ
ル研磨したバリスタ素体、２時間バレル研磨したバリス
タ素体、４時間バレル研磨したバリスタ素体及び７時間
バレル研磨したバリスタ素体の各々に対して、その両端
部にＡｇを主体とした電極ペーストを塗布し、８００℃
で焼き付けして第１電極３−１、３−１′を形成した。
【００２４】そしてこの第１電極３−１、３−１′の表
面に２Ａの電流により３０分で電解Ｎｉメッキを行い、
第２の電極であるＮｉ膜３−２、３−２′を形成し、更
にその上に０．６Ａの電流により３０分で電解Ｓｎメッ
キを行い、第３の電極であるＳｎ膜３−３、３−３′を
形成した。
面に２Ａの電流により３０分で電解Ｎｉメッキを行い、
第２の電極であるＮｉ膜３−２、３−２′を形成し、更
にその上に０．６Ａの電流により３０分で電解Ｓｎメッ
キを行い、第３の電極であるＳｎ膜３−３、３−３′を
形成した。
【００２５】なおＮｉメッキは、第１電極を構成するＡ
ｇが半田により喰われることを防止するためのものであ
り、Ｓｎメッキは半田付性を良好にするためのものであ
る。なおＳｎのみでなくＳｎ−Ｐｂを用いてもよい。
ｇが半田により喰われることを防止するためのものであ
り、Ｓｎメッキは半田付性を良好にするためのものであ
る。なおＳｎのみでなくＳｎ−Ｐｂを用いてもよい。
【００２６】このようにして、得られたバリスタの断面
から、各電解メッキにより形成されたＮｉ膜３−２、３
−２′の厚みは、１．０μｍ、Ｓｎ膜３−３、３−３′
の厚みは２．５μｍであることがわかった。これらの数
値は、いずれもサンプル数が１０個の平均値である。
から、各電解メッキにより形成されたＮｉ膜３−２、３
−２′の厚みは、１．０μｍ、Ｓｎ膜３−３、３−３′
の厚みは２．５μｍであることがわかった。これらの数
値は、いずれもサンプル数が１０個の平均値である。
【００２７】次に、これらのメッキの状態を調べた結果
を表１に示す。表１はそれぞれサンプル数が１０００個
の例を示す。
を表１に示す。表１はそれぞれサンプル数が１０００個
の例を示す。
【００２８】
【表１】
【００２９】表１において、試料Ｎｏ．１はバレル研磨
なしのものであり、バリスタ素体の表面の粗さ（Ｒ）が
３．２μｍの場合である。試料Ｎｏ．１では、この大き
な粗さのため突起部分に電界が集中してその部分から電
解メッキされて、第１電極の周囲以外の不所望なバリス
タ素体表面にまでメッキが行われるメッキ流れがすべて
のサンプルについて発生していた。
なしのものであり、バリスタ素体の表面の粗さ（Ｒ）が
３．２μｍの場合である。試料Ｎｏ．１では、この大き
な粗さのため突起部分に電界が集中してその部分から電
解メッキされて、第１電極の周囲以外の不所望なバリス
タ素体表面にまでメッキが行われるメッキ流れがすべて
のサンプルについて発生していた。
【００３０】試料Ｎｏ．２はバレル研磨時間が３０分で
あり、表面の粗さが１．１８μｍの場合である。表面粗
さが試料Ｎｏ．１よりも小さいため、メッキ流れの発生
は少し改善されたが、それでもサンプルの６８％につい
てメッキ流れによる不良が発生した。
あり、表面の粗さが１．１８μｍの場合である。表面粗
さが試料Ｎｏ．１よりも小さいため、メッキ流れの発生
は少し改善されたが、それでもサンプルの６８％につい
てメッキ流れによる不良が発生した。
【００３１】試料Ｎｏ．３はバレル研磨時間が１時間で
あり、バリスタ素体の表面の粗さが０．９０μｍの場合
である。表面粗さが試料Ｎｏ．１、Ｎｏ．２に比較して
小さく、メッキ流れによる不良率は０であった。
あり、バリスタ素体の表面の粗さが０．９０μｍの場合
である。表面粗さが試料Ｎｏ．１、Ｎｏ．２に比較して
小さく、メッキ流れによる不良率は０であった。
【００３２】試料Ｎｏ．４はバレル研磨時間が２時間で
あり、バリスタ素体の表面の粗さが０．７６μｍの場合
である。メッキ流れによる不良率は０であった。試料Ｎ
ｏ．５はバレル研磨時間が４時間であり、バリスタ素体
の表面の粗さが０．６０μｍの場合である。メッキ流れ
による不良率は０であった。
あり、バリスタ素体の表面の粗さが０．７６μｍの場合
である。メッキ流れによる不良率は０であった。試料Ｎ
ｏ．５はバレル研磨時間が４時間であり、バリスタ素体
の表面の粗さが０．６０μｍの場合である。メッキ流れ
による不良率は０であった。
【００３３】試料Ｎｏ．６はバレル研磨時間が７時間で
あり、バリスタ素体の表面の粗さが０．５３μｍの場合
である。この場合は、Ａｇを主体とした電極ペーストを
塗布して焼付けた第１電極３−１、３−１′の密着性が
悪く、電解メッキによるＮｉ膜３−２、３−２′の形成
中にこの第１電極３−１、３−１′がバリスタ素地より
剥がれ、正常なＮｉ膜３−２、３−２′及びＳｎ膜３−
３、３−３′を形成することができなかった。
あり、バリスタ素体の表面の粗さが０．５３μｍの場合
である。この場合は、Ａｇを主体とした電極ペーストを
塗布して焼付けた第１電極３−１、３−１′の密着性が
悪く、電解メッキによるＮｉ膜３−２、３−２′の形成
中にこの第１電極３−１、３−１′がバリスタ素地より
剥がれ、正常なＮｉ膜３−２、３−２′及びＳｎ膜３−
３、３−３′を形成することができなかった。
【００３４】したがって、メッキ流れを０％にするため
にバリスタ素体の表面粗さが０．６０〜０．９０μｍで
ある必要がある。なおこのうち、０．７６〜０．９０μ
ｍの範囲がバレル研磨時間が短く生産効率上さらに好ま
しい。
にバリスタ素体の表面粗さが０．６０〜０．９０μｍで
ある必要がある。なおこのうち、０．７６〜０．９０μ
ｍの範囲がバレル研磨時間が短く生産効率上さらに好ま
しい。
【００３５】
【発明の効果】本発明によれば、バリスタ層と内部電極
が交互に積層され、その最外層がバリスタ層と同材質で
構成された焼結体素体の端部に内部電極と導通する銀を
主成分とした焼き付けにより形成する第１の端子電極
と、この第１の端子電極が半田により侵されないために
第１の端子電極に電気メッキされた第２の端子電極と、
半田付性を良好にするために第２の端子電極に電気メッ
キされた第３の端子電極を有する積層チップバリスタに
おいて、前記第１の端子電極を焼き付け形成される前の
前記焼結体素体の表面粗さを、メッキ流れ発生防止用に
０．６０〜０．９０μｍに形成したことにより、電気メ
ッキでのメッキ流れのない、歩留まりのよい、低コス
ト、高信頼性の積層チップバリスタを提供することがで
きる。
が交互に積層され、その最外層がバリスタ層と同材質で
構成された焼結体素体の端部に内部電極と導通する銀を
主成分とした焼き付けにより形成する第１の端子電極
と、この第１の端子電極が半田により侵されないために
第１の端子電極に電気メッキされた第２の端子電極と、
半田付性を良好にするために第２の端子電極に電気メッ
キされた第３の端子電極を有する積層チップバリスタに
おいて、前記第１の端子電極を焼き付け形成される前の
前記焼結体素体の表面粗さを、メッキ流れ発生防止用に
０．６０〜０．９０μｍに形成したことにより、電気メ
ッキでのメッキ流れのない、歩留まりのよい、低コス
ト、高信頼性の積層チップバリスタを提供することがで
きる。
【００３６】また銀を主成分とした第１の端子電極を焼
付により構成し、その上に銀が半田に喰われることを防
止するＮｉの如き材料の第２の電極と、半田付性を良好
にするＳｎまたはＳｎ−Ｐｂの如き第３の電極を電気メ
ッキで形成したので、半田を使用しても第１の端子電極
が半田により喰われることなく、しかも半田付性の良好
な端子電極を構成することができる。
付により構成し、その上に銀が半田に喰われることを防
止するＮｉの如き材料の第２の電極と、半田付性を良好
にするＳｎまたはＳｎ−Ｐｂの如き第３の電極を電気メ
ッキで形成したので、半田を使用しても第１の端子電極
が半田により喰われることなく、しかも半田付性の良好
な端子電極を構成することができる。
【００３７】さらにバリスタ層と内部電極が交互に積層
された積層チップバリスタの焼結体素体と、この焼結体
素体を研磨する研磨用メディアと、研磨剤と、水とをい
れた遠心バレルで前記積層チップバリスタの焼結体素体
を研磨し、この焼結体素体の表面粗さを、メッキ流れ発
生防止のため０．６０〜０．９０μｍにした後に、銀を
主成分とした第１の端子電極を前記内部電極と焼き付け
接続し、この第１の端子電極が半田により侵されないた
めに第１の端子電極に第２の端子電極を電気メッキし、
半田付性を良好にするために第２の端子電極にさらに第
３の端子電極を電気メッキするという、非常に簡単な方
法によりその表面の粗さを０．６０〜０．９０μｍにす
ることができ、電気メッキのときにメッキ流れのない、
歩留まりのよい、低コスト、高信頼性の積層チップバリ
スタを製造することができる。
された積層チップバリスタの焼結体素体と、この焼結体
素体を研磨する研磨用メディアと、研磨剤と、水とをい
れた遠心バレルで前記積層チップバリスタの焼結体素体
を研磨し、この焼結体素体の表面粗さを、メッキ流れ発
生防止のため０．６０〜０．９０μｍにした後に、銀を
主成分とした第１の端子電極を前記内部電極と焼き付け
接続し、この第１の端子電極が半田により侵されないた
めに第１の端子電極に第２の端子電極を電気メッキし、
半田付性を良好にするために第２の端子電極にさらに第
３の端子電極を電気メッキするという、非常に簡単な方
法によりその表面の粗さを０．６０〜０．９０μｍにす
ることができ、電気メッキのときにメッキ流れのない、
歩留まりのよい、低コスト、高信頼性の積層チップバリ
スタを製造することができる。
【図１】本発明の一実施の形態を示す。
【図２】本発明の第二の実施の形態を示す。
１ バリスタ層 ２ 内部電極 ３、３′ 端子電極 ３−１ 第１電極 ３−１′ 第１電極 ３−２ Ｎｉ層 ３−２′ Ｎｉ層 ３−３ Ｓｎ層 ３−３′ Ｓｎ層 ４、４′ 保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今野 正彦 東京都中央区日本橋一丁目13番１号 テ ィ−ディ−ケイ株式会社内 (72)発明者 松岡 大 東京都中央区日本橋一丁目13番１号 テ ィ−ディ−ケイ株式会社内 (56)参考文献 特開 平８−124720（ＪＰ，Ａ) 特開 昭62−256405（ＪＰ，Ａ) 特開 平８−298203（ＪＰ，Ａ) 特開 平２−138702（ＪＰ，Ａ) 特開 平６−140202（ＪＰ，Ａ) 特開 平６−112085（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01C 7/02 - 7/22
Claims (2)
- 【請求項１】バリスタ層と内部電極が交互に積層され、
その最外層がバリスタ層と同材質で構成された焼結体素
体の端部に内部電極と導通する銀を主成分とした焼き付
けにより形成する第１の端子電極と、この第１の端子電
極が半田により侵されないために第１の端子電極に電気
メッキされた第２の端子電極と、半田付性を良好にする
ために第２の端子電極に電気メッキされた第３の端子電
極を有する積層チップバリスタにおいて、 前記第１の端子電極を焼き付け形成される前の前記焼結
体素体 の表面粗さを、メッキ流れ発生防止用に０．６０
〜０．９０μｍに形成したことを特徴とする積層チップ
バリスタ。 - 【請求項２】バリスタ層と内部電極が交互に積層された
積層チップバリスタの焼結体素体と、この焼結体素体を
研磨する研磨用メディアと、研磨剤と、水とをいれた遠
心バレルで前記積層チップバリスタの焼結体素体を研磨
し、この焼結体素体の表面粗さを、メッキ流れ発生防止
のため０．６０〜０．９０μｍにした後に、銀を主成分
とした第１の端子電極を前記内部電極と焼き付け接続
し、この第１の端子電極が半田により侵されないために
第１の端子電極に第２の端子電極を電気メッキし、半田
付性を良好にするために第２の端子電極にさらに第３の
端子電極を電気メッキしたことを特徴とする積層チップ
バリスタの製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP02042697A JP3254399B2 (ja) | 1997-02-03 | 1997-02-03 | 積層チップバリスタ及びその製造方法 |
| DE69830091T DE69830091T2 (de) | 1997-02-03 | 1998-02-02 | Chip-Vielschichtlaminat-Varistor und Verfahren zu seiner Herstellung |
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| US09/017,229 US5994995A (en) | 1997-02-03 | 1998-02-02 | Laminated chip varistor and production method thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP02042697A JP3254399B2 (ja) | 1997-02-03 | 1997-02-03 | 積層チップバリスタ及びその製造方法 |
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|---|---|---|---|
| JP02042697A Expired - Lifetime JP3254399B2 (ja) | 1997-02-03 | 1997-02-03 | 積層チップバリスタ及びその製造方法 |
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| EP (1) | EP0858085B1 (ja) |
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| JP5163097B2 (ja) * | 2007-12-20 | 2013-03-13 | Ｔｄｋ株式会社 | バリスタ |
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| JPH06112085A (ja) * | 1991-05-29 | 1994-04-22 | Kyocera Corp | 積層セラミックコンデンサ及びその製造方法 |
| JPH05326215A (ja) * | 1992-05-27 | 1993-12-10 | Meidensha Corp | 電圧非直線型抵抗体の製造方法 |
| US5339068A (en) * | 1992-12-18 | 1994-08-16 | Mitsubishi Materials Corp. | Conductive chip-type ceramic element and method of manufacture thereof |
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1997
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-
1998
- 1998-02-02 US US09/017,229 patent/US5994995A/en not_active Expired - Lifetime
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- 1998-02-02 EP EP98101745A patent/EP0858085B1/en not_active Expired - Lifetime
Also Published As
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