JPH0613206A - 積層型バリスタ - Google Patents
積層型バリスタInfo
- Publication number
- JPH0613206A JPH0613206A JP4193131A JP19313192A JPH0613206A JP H0613206 A JPH0613206 A JP H0613206A JP 4193131 A JP4193131 A JP 4193131A JP 19313192 A JP19313192 A JP 19313192A JP H0613206 A JPH0613206 A JP H0613206A
- Authority
- JP
- Japan
- Prior art keywords
- laminated
- varistor
- semiconductor ceramic
- ceramic layer
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ピンホールによる絶縁抵抗の不良を低減して
品質に対する信頼性を向上できる積層型バリスタを提供
する。 【構成】 半導体セラミック層２と内部電極３とを交互
に積層して積層体を形成し、該積層体を一体焼結して積
層型バリスタ１を構成する場合に、上記積層方向におけ
る互いに隣合う内部電極３間の上記半導体セラミック層
２を、少なくとも２枚以上のセラミックグリーンシート
２ａ，２ｂで構成する。
品質に対する信頼性を向上できる積層型バリスタを提供
する。 【構成】 半導体セラミック層２と内部電極３とを交互
に積層して積層体を形成し、該積層体を一体焼結して積
層型バリスタ１を構成する場合に、上記積層方向におけ
る互いに隣合う内部電極３間の上記半導体セラミック層
２を、少なくとも２枚以上のセラミックグリーンシート
２ａ，２ｂで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、特に半導体セラミッ
ク層のピンホールによる絶縁抵抗の不良を低減して品質
に対する信頼性を向上できるようにした構造に関する。
て機能する積層型バリスタに関し、特に半導体セラミッ
ク層のピンホールによる絶縁抵抗の不良を低減して品質
に対する信頼性を向上できるようにした構造に関する。
【０００２】
【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化するバリスタは、サージ吸収素子，電圧安定
化素子等として広く用いられている。このようなバリス
タの電気的特性は、下記に示す実験式で表される。 Ｉ／ｉ＝（Ｖ／Ｖｉ）a ここで、Ｉは素子に流れる電流，Ｖは印加電圧，Ｖｉは
素子にｉＡの電流が流れたときの端子間電圧で、通常１
mAの値をとりバリスタ電圧Ｖ1mA と称される。また上記
ａは電圧非直線係数であり、バリスタを電気回路に組み
込んだ際に電圧がいかに制御されるかを示すもので、こ
のａ値が大きいほど電圧制御に優れている。
線的に変化するバリスタは、サージ吸収素子，電圧安定
化素子等として広く用いられている。このようなバリス
タの電気的特性は、下記に示す実験式で表される。 Ｉ／ｉ＝（Ｖ／Ｖｉ）a ここで、Ｉは素子に流れる電流，Ｖは印加電圧，Ｖｉは
素子にｉＡの電流が流れたときの端子間電圧で、通常１
mAの値をとりバリスタ電圧Ｖ1mA と称される。また上記
ａは電圧非直線係数であり、バリスタを電気回路に組み
込んだ際に電圧がいかに制御されるかを示すもので、こ
のａ値が大きいほど電圧制御に優れている。
【０００３】また、近年の通信機等に採用される電子機
器の分野においては、小型化，ＩＣ化，集積化が急速に
進んできており、これに伴ってバリスタにおいても実装
密度の向上を図るための超小型化，あるいは低電圧化の
要求が強くなっている。このような要求に対応するもの
として、従来、積層型バリスタが提案されている（例え
ば、特公昭58-23921号公報参照) 。この積層型バリスタ
は、図３に示すように、複数の半導体セラミック層１０
の上面に内部電極１１を印刷し、この内部電極１１と上
記セラミック層１０とが交互に重なるように積層すると
ともに、これの上面，下面にダミー用セラミック層１２
を重ねて積層体を形成して構成されている。そして、図
示しないが、上記積層体を一体焼結して焼結体を形成
し、この焼結体の両端面に上記内部電極の一端面が接続
される外部電極を形成した構造となっている。この積層
型バリスタによれば、半導体セラミックシートの結晶粒
子を巨大に成長させることなく内部電極間の粒界数を減
少させることが可能であるから、容易に動作電圧の低電
圧化が実現でき、しかも小型化に対応できる。また上記
積層型バリスタは、通常の状態でコンデンサとしても機
能することから、コンデンサで保証されているオーダー
と同等の品質も要求される。
器の分野においては、小型化，ＩＣ化，集積化が急速に
進んできており、これに伴ってバリスタにおいても実装
密度の向上を図るための超小型化，あるいは低電圧化の
要求が強くなっている。このような要求に対応するもの
として、従来、積層型バリスタが提案されている（例え
ば、特公昭58-23921号公報参照) 。この積層型バリスタ
は、図３に示すように、複数の半導体セラミック層１０
の上面に内部電極１１を印刷し、この内部電極１１と上
記セラミック層１０とが交互に重なるように積層すると
ともに、これの上面，下面にダミー用セラミック層１２
を重ねて積層体を形成して構成されている。そして、図
示しないが、上記積層体を一体焼結して焼結体を形成
し、この焼結体の両端面に上記内部電極の一端面が接続
される外部電極を形成した構造となっている。この積層
型バリスタによれば、半導体セラミックシートの結晶粒
子を巨大に成長させることなく内部電極間の粒界数を減
少させることが可能であるから、容易に動作電圧の低電
圧化が実現でき、しかも小型化に対応できる。また上記
積層型バリスタは、通常の状態でコンデンサとしても機
能することから、コンデンサで保証されているオーダー
と同等の品質も要求される。
【０００４】ところで、上記積層型バリスタのバリスタ
電圧は、内部電極１１間の距離、つまり半導体セラミッ
ク層１０の厚さ方向における結晶粒界数に比例して大き
くなることから、バリスタ電圧を低くするにはセラミッ
ク層１０を薄膜化することとなる。例えば、30V のバリ
スタ電圧を得るにはセラミック層１０の厚さを60μm前
後に設定している。
電圧は、内部電極１１間の距離、つまり半導体セラミッ
ク層１０の厚さ方向における結晶粒界数に比例して大き
くなることから、バリスタ電圧を低くするにはセラミッ
ク層１０を薄膜化することとなる。例えば、30V のバリ
スタ電圧を得るにはセラミック層１０の厚さを60μm前
後に設定している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の積層型バリスタでは、半導体セラミック層を薄膜化
するほどピンホールの割合が大きくなることから、この
ピンホールに起因する絶縁抵抗の不良が発生し易い。そ
の結果、抵抗値が低下して素子に電流が流れ易くなり、
場合によっては熱暴走により回路が破損するおそれがあ
り、品質に対する信頼性が低いという問題がある。
来の積層型バリスタでは、半導体セラミック層を薄膜化
するほどピンホールの割合が大きくなることから、この
ピンホールに起因する絶縁抵抗の不良が発生し易い。そ
の結果、抵抗値が低下して素子に電流が流れ易くなり、
場合によっては熱暴走により回路が破損するおそれがあ
り、品質に対する信頼性が低いという問題がある。
【０００６】本発明は、上記従来の問題点を解決するた
めになされたもので、ピンホールによる絶縁抵抗の不良
を低減して品質に対する信頼性を向上できる積層型バリ
スタを提供することを目的としている。
めになされたもので、ピンホールによる絶縁抵抗の不良
を低減して品質に対する信頼性を向上できる積層型バリ
スタを提供することを目的としている。
【０００７】
【課題を解決するための手段】本件発明者らは、半導体
セラミック層に存在するピンホールを低減するために検
討したところ、内部電極間に挟まれた半導体セラミック
層を複数枚のセラミックグリーンシートで構成すること
により改善できることを見出した。即ち、従来の１枚の
半導体セラミック層で構成した積層型バリスタにおい
て、ピンホールに起因する絶縁抵抗の不良がｎ個に１個
の割合で発生していると仮定する。そして内部電極の電
極面積をＡ，ピンホールの面積をＳとし、内部電極間の
半導体セラミック層をｍ枚のグリーンシートで構成した
とすれば、ピンホールの完全な重なりによる絶縁抵抗の
不良率は、（ｎ×Ｓ／Ａ）m 個に１個の割合となり、こ
のことから絶縁抵抗の不良率を大幅に低減できることに
想到し、本発明を成したものである。
セラミック層に存在するピンホールを低減するために検
討したところ、内部電極間に挟まれた半導体セラミック
層を複数枚のセラミックグリーンシートで構成すること
により改善できることを見出した。即ち、従来の１枚の
半導体セラミック層で構成した積層型バリスタにおい
て、ピンホールに起因する絶縁抵抗の不良がｎ個に１個
の割合で発生していると仮定する。そして内部電極の電
極面積をＡ，ピンホールの面積をＳとし、内部電極間の
半導体セラミック層をｍ枚のグリーンシートで構成した
とすれば、ピンホールの完全な重なりによる絶縁抵抗の
不良率は、（ｎ×Ｓ／Ａ）m 個に１個の割合となり、こ
のことから絶縁抵抗の不良率を大幅に低減できることに
想到し、本発明を成したものである。
【０００８】そこで本発明は、半導体セラミック層と内
部電極とを交互に積層して積層体を形成し、該積層体を
一体焼結してなる積層型バリスタにおいて、上記積層体
の積層方向における互いに隣合う内部電極間の上記半導
体セラミック層を、少なくとも２枚以上のセラミックグ
リーンシートを重ねて構成したことを特徴としている。
部電極とを交互に積層して積層体を形成し、該積層体を
一体焼結してなる積層型バリスタにおいて、上記積層体
の積層方向における互いに隣合う内部電極間の上記半導
体セラミック層を、少なくとも２枚以上のセラミックグ
リーンシートを重ねて構成したことを特徴としている。
【０００９】ここで、セラミックグリーンシートの積層
数は、目標とするバリスタ電圧に応じて設定された半導
体セラミック層の厚さによって適宜決定する。例えば厚
さ60μm の半導体セラミック層を得たい場合は、30μm
のグリーンシートを２枚重ねたり，あるいは20μm のグ
リーンシートを３枚重ねたりすることとなる。
数は、目標とするバリスタ電圧に応じて設定された半導
体セラミック層の厚さによって適宜決定する。例えば厚
さ60μm の半導体セラミック層を得たい場合は、30μm
のグリーンシートを２枚重ねたり，あるいは20μm のグ
リーンシートを３枚重ねたりすることとなる。
【００１０】
【作用】本発明に係る積層型バリスタによれば、２枚以
上のセラミックグリーンシートを重ねて半導体セラミッ
ク層を形成したので、内部電極間に発生するピンホール
を少なくすることができ、このピンホールに起因する絶
縁抵抗の不良率を低減できる。その結果、抵抗値の低下
による熱暴走を回避でき、それだけ品質に対する信頼性
を向上できる。
上のセラミックグリーンシートを重ねて半導体セラミッ
ク層を形成したので、内部電極間に発生するピンホール
を少なくすることができ、このピンホールに起因する絶
縁抵抗の不良率を低減できる。その結果、抵抗値の低下
による熱暴走を回避でき、それだけ品質に対する信頼性
を向上できる。
【００１１】
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする厚さ60μm の半導体
セラミック層２と、Ｐｔからなる内部電極３とを交互に
積層し、この上面，下面にダミー用セラミック層６を配
設して積層体を形成し、この積層体を一体焼結して焼結
体４を形成するとともに、この焼結体４の左, 右端面４
ａ，４ｂにＡｇからなる外部電極５を形成して構成され
ている。
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする厚さ60μm の半導体
セラミック層２と、Ｐｔからなる内部電極３とを交互に
積層し、この上面，下面にダミー用セラミック層６を配
設して積層体を形成し、この積層体を一体焼結して焼結
体４を形成するとともに、この焼結体４の左, 右端面４
ａ，４ｂにＡｇからなる外部電極５を形成して構成され
ている。
【００１２】また、上記各内部電極３の一端面３ａは焼
結体４の左, 右端面４ａ，４ｂに交互に露出して上記外
部電極５に電気的に接続されており、他の端面は焼結体
４内に封入されている。
結体４の左, 右端面４ａ，４ｂに交互に露出して上記外
部電極５に電気的に接続されており、他の端面は焼結体
４内に封入されている。
【００１３】そして、上記半導体セラミック層２は、厚
さ30μm のセラミックグリーンシート２ａ，２ｂを２枚
重ねて形成されており、これによりピンホールの少ない
厚さ60μm の半導体セラミック層２が構成されている。
さ30μm のセラミックグリーンシート２ａ，２ｂを２枚
重ねて形成されており、これによりピンホールの少ない
厚さ60μm の半導体セラミック層２が構成されている。
【００１４】次に本実施例の積層型バリスタ１の一製造
方法について説明する。まず、ＺｎＯ，Ｂｉ2 Ｏ3 ，Ｃ
ｏ2 Ｏ3 ，ＭｎＯ，Ｓｂ2 Ｏ3 ，及びＣｒ2 Ｏ3 をそれ
ぞれ97.9モル％,0.5モル％,0.5モル％,0.5モル％,0.3モ
ル％, 及び0.3モル％の比率となるよう秤量し、これに
イオン交換水を用いてボールミルで24時間混合する。次
いで、これを濾過，乾燥して800 ℃で２時間仮焼成した
後、再度粉砕して原料粉を作成する。
方法について説明する。まず、ＺｎＯ，Ｂｉ2 Ｏ3 ，Ｃ
ｏ2 Ｏ3 ，ＭｎＯ，Ｓｂ2 Ｏ3 ，及びＣｒ2 Ｏ3 をそれ
ぞれ97.9モル％,0.5モル％,0.5モル％,0.5モル％,0.3モ
ル％, 及び0.3モル％の比率となるよう秤量し、これに
イオン交換水を用いてボールミルで24時間混合する。次
いで、これを濾過，乾燥して800 ℃で２時間仮焼成した
後、再度粉砕して原料粉を作成する。
【００１５】次に、上記原料粉に有機バインダを混合し
てスラリーを形成し、ドクターブレード法により厚さ30
μm,60μm のグリーンシートを形成する。このグリーン
シートを所定の大きさ, 形状に打ち抜いて矩形状のセラ
ミックグリーンシートを形成する。これにより厚さ60μ
m のダミー用セラミック層６と、厚さ30μm の半導体セ
ラミック層用グリーンシート２ａ，２ｂを形成する。
てスラリーを形成し、ドクターブレード法により厚さ30
μm,60μm のグリーンシートを形成する。このグリーン
シートを所定の大きさ, 形状に打ち抜いて矩形状のセラ
ミックグリーンシートを形成する。これにより厚さ60μ
m のダミー用セラミック層６と、厚さ30μm の半導体セ
ラミック層用グリーンシート２ａ，２ｂを形成する。
【００１６】上記一方側のグリーンシート２ａの上面
に、Ｐｔにビヒクルを混合してなる電極ペーストをスク
リーン印刷して内部電極３を形成する。この場合、各内
部電極３の一端面３ａのみがグリーンシート２ａの外縁
に位置し、残りの端面が内側に位置するよう形成する。
に、Ｐｔにビヒクルを混合してなる電極ペーストをスク
リーン印刷して内部電極３を形成する。この場合、各内
部電極３の一端面３ａのみがグリーンシート２ａの外縁
に位置し、残りの端面が内側に位置するよう形成する。
【００１７】次に、図１に示すように、内部電極３が印
刷されたグリーンシート２ａと、なにも印刷されていな
いグリーンシート２ｂとを重ね合わせて半導体セラミッ
ク層２を形成する。次いで、このセラミック層２と内部
電極３とが交互に重なり、かつ各内部電極３の一端面３
ａが交互に位置するように積層し、さらにこれの上面，
下面にダミー用セラミック層６を重ね、これの積層方向
に２ton/cm2 の圧力を加えて圧着し、この後所定の大き
さに切断して積層体を形成する。
刷されたグリーンシート２ａと、なにも印刷されていな
いグリーンシート２ｂとを重ね合わせて半導体セラミッ
ク層２を形成する。次いで、このセラミック層２と内部
電極３とが交互に重なり、かつ各内部電極３の一端面３
ａが交互に位置するように積層し、さらにこれの上面，
下面にダミー用セラミック層６を重ね、これの積層方向
に２ton/cm2 の圧力を加えて圧着し、この後所定の大き
さに切断して積層体を形成する。
【００１８】そして、上記積層体を空気中にて1200℃で
２時間加熱焼成し、焼結体４を得る。この後、焼結体４
の左, 右端面４ａ，４ｂにＡｇペーストを塗布し、これ
を700 ℃で10分間焼き付けて外部電極５を形成し、この
外部電極５と上記内部電極３の一端面３ａとを接続す
る。これにより本実施例の積層型バリスタ１が製造され
る。
２時間加熱焼成し、焼結体４を得る。この後、焼結体４
の左, 右端面４ａ，４ｂにＡｇペーストを塗布し、これ
を700 ℃で10分間焼き付けて外部電極５を形成し、この
外部電極５と上記内部電極３の一端面３ａとを接続す
る。これにより本実施例の積層型バリスタ１が製造され
る。
【００１９】このように本実施例によれば、厚さ30μm
のセラミックグリーンシート２ａ，２ｂを重ねて、厚さ
60μm の半導体セラミック層２を形成したので、内部電
極３間に存在するピンホールを大幅に少なくすることが
でき、それだけ絶縁抵抗の不良率を低減でき、品質に対
する信頼性を向上できる。
のセラミックグリーンシート２ａ，２ｂを重ねて、厚さ
60μm の半導体セラミック層２を形成したので、内部電
極３間に存在するピンホールを大幅に少なくすることが
でき、それだけ絶縁抵抗の不良率を低減でき、品質に対
する信頼性を向上できる。
【００２０】
【表１】
【００２１】表１は、上記製造方法により得られた積層
型バリスタ１について、バリスタ電圧Ｖ1mA ，制限電圧
比Ｖ2A/ Ｖ1mA , サージ耐量Ａ，絶縁抵抗ＭΩ, 及び静
電容量pFを測定した結果を示す。ここで、絶縁抵抗とは
バリスタ電圧の50％の電圧を30秒間印加したときの素子
の抵抗値である。また、比較するために、従来の厚さ60
μm からなる１枚の半導体セラミック層を使用した積層
型バリスタについても同様の測定を行った。
型バリスタ１について、バリスタ電圧Ｖ1mA ，制限電圧
比Ｖ2A/ Ｖ1mA , サージ耐量Ａ，絶縁抵抗ＭΩ, 及び静
電容量pFを測定した結果を示す。ここで、絶縁抵抗とは
バリスタ電圧の50％の電圧を30秒間印加したときの素子
の抵抗値である。また、比較するために、従来の厚さ60
μm からなる１枚の半導体セラミック層を使用した積層
型バリスタについても同様の測定を行った。
【００２２】表１からも明らかなように、本実施例試
料，及び比較試料とも、バリスタ電圧11.6V,制限電圧比
1.5,サージ耐量50A,絶縁抵抗58〜60M Ω,,静電容量223
〜220pF と初期特性についてはほとんど同様の結果が得
られていることがわかる。
料，及び比較試料とも、バリスタ電圧11.6V,制限電圧比
1.5,サージ耐量50A,絶縁抵抗58〜60M Ω,,静電容量223
〜220pF と初期特性についてはほとんど同様の結果が得
られていることがわかる。
【００２３】
【発明の効果】以上のように本発明に係る積層型バリス
タによれば、２枚以上のセラミックグリーンシートを重
ねて半導体セラミック層を形成したので、内部電極間に
発生するピンホールを少なくすることができるから、絶
縁抵抗の不良率を低減でき、ひいては品質に対する信頼
性を向上できる効果がある。
タによれば、２枚以上のセラミックグリーンシートを重
ねて半導体セラミック層を形成したので、内部電極間に
発生するピンホールを少なくすることができるから、絶
縁抵抗の不良率を低減でき、ひいては品質に対する信頼
性を向上できる効果がある。
【図１】本発明の一実施例による積層型バリスタを説明
するための分解斜視図である。
するための分解斜視図である。
【図２】上記実施例の積層型バリスタの断面図である。
【図３】従来の積層型バリスタの分解斜視図である。
【符号の説明】 １ 積層型バリスタ ２ 半導体セラミック層 ２ａ，２ｂ セラミックグリーンシート ３ 内部電極 ４ 焼結体（積層体）
Claims (1)
- 【請求項１】 半導体セラミック層と内部電極とを交互
に積層して積層体を形成し、該積層体を一体焼結してな
る積層型バリスタにおいて、上記積層体の積層方向にお
ける互いに隣合う内部電極間の上記半導体セラミック層
を、少なくとも２枚以上のセラミックグリーンシートを
積層して構成したことを特徴とする積層型バリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193131A JPH0613206A (ja) | 1992-06-25 | 1992-06-25 | 積層型バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193131A JPH0613206A (ja) | 1992-06-25 | 1992-06-25 | 積層型バリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613206A true JPH0613206A (ja) | 1994-01-21 |
Family
ID=16302791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193131A Pending JPH0613206A (ja) | 1992-06-25 | 1992-06-25 | 積層型バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613206A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246729B1 (ko) * | 1997-03-20 | 2000-03-15 | 오세종 | 낮은 정전용량의 칩 바리스터 |
| US6346871B1 (en) * | 1998-01-09 | 2002-02-12 | Tdk Corporation | Laminate type varistor |
| KR101282912B1 (ko) * | 2011-08-31 | 2013-07-05 | 익스팬테크주식회사 | 배리스터장치 |
-
1992
- 1992-06-25 JP JP4193131A patent/JPH0613206A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246729B1 (ko) * | 1997-03-20 | 2000-03-15 | 오세종 | 낮은 정전용량의 칩 바리스터 |
| US6346871B1 (en) * | 1998-01-09 | 2002-02-12 | Tdk Corporation | Laminate type varistor |
| KR101282912B1 (ko) * | 2011-08-31 | 2013-07-05 | 익스팬테크주식회사 | 배리스터장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2976046B2 (ja) | チップバリスタ | |
| JP3008567B2 (ja) | チップ型バリスタ | |
| JPH0613206A (ja) | 積層型バリスタ | |
| JP3008568B2 (ja) | チップバリスタ | |
| JPH0214501A (ja) | 電圧非直線抵抗器 | |
| JPH10199709A (ja) | 積層型バリスタ | |
| JPH05226116A (ja) | 積層型バリスタ | |
| JP2976250B2 (ja) | 積層型バリスタの製造方法 | |
| JP3039005B2 (ja) | チップバリスタ | |
| JP2666605B2 (ja) | 積層型バリスタ | |
| JPH0536503A (ja) | 積層型バリスタ | |
| JP3632592B2 (ja) | チップサーミスタおよびその製造方法 | |
| JP3000662B2 (ja) | 積層バリスタ | |
| JP2008270391A (ja) | 積層型チップバリスタおよびその製造方法 | |
| JP2004259735A (ja) | 複合電子部品 | |
| JP4276231B2 (ja) | バリスタ素子 | |
| JPH05283209A (ja) | 積層型バリスタ | |
| JPS63102218A (ja) | 積層形多端子電子部品 | |
| JP4466567B2 (ja) | 半導体セラミック電子部品およびその製造方法 | |
| JP2886724B2 (ja) | 積層型電圧非直線抵抗器の製造方法 | |
| JPH0714704A (ja) | 貫通型バリスタ | |
| JPH04280603A (ja) | 積層バリスタ | |
| JP2005183593A (ja) | 接合型電圧依存性抵抗器およびその製造方法 | |
| JPH03239303A (ja) | 積層バリスタ | |
| JPH03239304A (ja) | 積層バリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |