JP2666605B2 - 積層型バリスタ - Google Patents
積層型バリスタInfo
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- JP2666605B2 JP2666605B2 JP3130647A JP13064791A JP2666605B2 JP 2666605 B2 JP2666605 B2 JP 2666605B2 JP 3130647 A JP3130647 A JP 3130647A JP 13064791 A JP13064791 A JP 13064791A JP 2666605 B2 JP2666605 B2 JP 2666605B2
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- internal electrodes
- varistor
- ceramic
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Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関する。
て機能する積層型バリスタに関する。
【０００２】
【従来の技術】近年、通信機等の電子機器の分野におい
ては、小型化，電子部品の集積化が急速に進んでおり、
これに伴ってバリスタにおいても小型化，あるいは低電
圧化の要求が高まっている。このような要求に対応する
ものとして、従来、図３に示すような積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参
照)。この積層型バリスタ１０は、半導体セラミックス
層１１と内部電極１２とを交互に積層し、これを一体焼
成してなる焼結体１３の左, 右端面１３ａ，１３ｂに上
記各内部電極１２の一端面１２ａを交互に露出させると
ともに、上記両端面１３ａ，１３ｂに上記内部電極１２
の一端面１２ａに接続される外部電極１４を形成して構
成されている。このような積層型バリスタ１０では、上
記内部電極１２間のセラミックス層１１における結晶粒
界で電圧非直線性特性を得るものである。また、上記積
層型バリスタ１０のバリスタ電圧を決定する場合、従
来、セラミックス層１１の厚さや積層数，及び焼成条件
を設定することによって、セラミックス層１１の厚さ方
向における粒界数を制御するようにしている。
ては、小型化，電子部品の集積化が急速に進んでおり、
これに伴ってバリスタにおいても小型化，あるいは低電
圧化の要求が高まっている。このような要求に対応する
ものとして、従来、図３に示すような積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参
照)。この積層型バリスタ１０は、半導体セラミックス
層１１と内部電極１２とを交互に積層し、これを一体焼
成してなる焼結体１３の左, 右端面１３ａ，１３ｂに上
記各内部電極１２の一端面１２ａを交互に露出させると
ともに、上記両端面１３ａ，１３ｂに上記内部電極１２
の一端面１２ａに接続される外部電極１４を形成して構
成されている。このような積層型バリスタ１０では、上
記内部電極１２間のセラミックス層１１における結晶粒
界で電圧非直線性特性を得るものである。また、上記積
層型バリスタ１０のバリスタ電圧を決定する場合、従
来、セラミックス層１１の厚さや積層数，及び焼成条件
を設定することによって、セラミックス層１１の厚さ方
向における粒界数を制御するようにしている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
積層型バリスタでは、焼成時にセラミックスの粒子径を
均一にコントロールすることが難しく、場合によっては
平均粒径の２倍以上に粒子が成長することがある。その
結果、この大きく成長した粒子の部分によってバリスタ
電圧が決定されることから、バリスタ電圧にばらつきが
生じるという問題点かある。また、上記粒径の大きな粒
子の部分に電流が集中し易くなることから、サージ耐量
が低下するという問題もある。
積層型バリスタでは、焼成時にセラミックスの粒子径を
均一にコントロールすることが難しく、場合によっては
平均粒径の２倍以上に粒子が成長することがある。その
結果、この大きく成長した粒子の部分によってバリスタ
電圧が決定されることから、バリスタ電圧にばらつきが
生じるという問題点かある。また、上記粒径の大きな粒
子の部分に電流が集中し易くなることから、サージ耐量
が低下するという問題もある。
【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、焼成時におけるセラミックス粒子の成長を抑
制してバリスタ電圧のバラツキを防止できるとともに、
サージ耐量の低下を回避できる積層型バリスタを提供す
ることを目的としている。
たもので、焼成時におけるセラミックス粒子の成長を抑
制してバリスタ電圧のバラツキを防止できるとともに、
サージ耐量の低下を回避できる積層型バリスタを提供す
ることを目的としている。
【０００５】
【課題を解決するための手段】請求項１の発明は、結晶
粒界で電圧非直線特性を得る半導体セラミックス層と内
部電極とが交互に積層されて積層体が形成され、上記内
部電極の一端面のみが積層体の端面に交互に露出され、
上記積層体の両端面に上記内部電極の一端面が接続され
る外部電極が形成されてなる積層型バリスタにおいて、
上記積層体の互いに異なる端面に露出されている内部電
極間にある上記半導体セラミックス層内に、内部電極と
平行にかつ周端面が積層体端面に露出しない酸化マンガ
ンを主成分とする中間膜を介在させたことを特徴として
いる。
粒界で電圧非直線特性を得る半導体セラミックス層と内
部電極とが交互に積層されて積層体が形成され、上記内
部電極の一端面のみが積層体の端面に交互に露出され、
上記積層体の両端面に上記内部電極の一端面が接続され
る外部電極が形成されてなる積層型バリスタにおいて、
上記積層体の互いに異なる端面に露出されている内部電
極間にある上記半導体セラミックス層内に、内部電極と
平行にかつ周端面が積層体端面に露出しない酸化マンガ
ンを主成分とする中間膜を介在させたことを特徴として
いる。
【０００６】
【作用】本発明に係る積層型バリスタによれば、積層体
の互いに異なる端面に露出されている内部電極間にある
半導体セラミックス層内に、上記内部電極と平行にかつ
周端面が積層体端面に露出しない酸化マンガンを主成分
とする中間膜を介在させたので、焼成時にこの中間膜に
よって不純物濃度が高くなり、セラミックス粒子の成長
が抑制され、その結果、内部電極とセラミックス層との
界面に平行で、かつ均一な粒界面が形成される。
の互いに異なる端面に露出されている内部電極間にある
半導体セラミックス層内に、上記内部電極と平行にかつ
周端面が積層体端面に露出しない酸化マンガンを主成分
とする中間膜を介在させたので、焼成時にこの中間膜に
よって不純物濃度が高くなり、セラミックス粒子の成長
が抑制され、その結果、内部電極とセラミックス層との
界面に平行で、かつ均一な粒界面が形成される。
【０００７】
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする半導体セラミックス
層２とＰｔからなる内部電極３とを交互に積層し、これ
を一体焼成してなる焼結体４の左, 右端面４ａ，４ｂに
Ａｇ／Ｐｄからなる外部電極５を形成して構成されてい
る。また、上記各内部電極３の一端面３ａは焼結体４の
左, 右端面４ａ，４ｂに交互に導出されており、この端
面３ａは上記外部電極５に電気的に接続されている。さ
らに上記各内部電極３の他の部分はセラミックス層２の
内側に位置して焼結体４内に封入されている。なお、上
記焼結体４の上，下面にはダミーとしてのセラミックス
層７が配設されている。
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、ＺｎＯを主成分とする半導体セラミックス
層２とＰｔからなる内部電極３とを交互に積層し、これ
を一体焼成してなる焼結体４の左, 右端面４ａ，４ｂに
Ａｇ／Ｐｄからなる外部電極５を形成して構成されてい
る。また、上記各内部電極３の一端面３ａは焼結体４の
左, 右端面４ａ，４ｂに交互に導出されており、この端
面３ａは上記外部電極５に電気的に接続されている。さ
らに上記各内部電極３の他の部分はセラミックス層２の
内側に位置して焼結体４内に封入されている。なお、上
記焼結体４の上，下面にはダミーとしてのセラミックス
層７が配設されている。
【０００８】そして、上記各内部電極３の間の半導体セ
ラミックス層２内には一対の中間膜６，６が介在されて
いる。この各中間膜６はセラミックス中間層２ａを介し
て上記内部電極３と平行に配設されている。また上記各
中間膜６の周端面はセラミックス層２の内側に位置して
焼結体４内に封入されている。上記中間膜６は酸化マン
ガンを主成分としこれに酸化コバルト等を添加してなる
ペーストを塗布した後、焼成して形成されたものであ
る。これにより上記セラミックス層２と内部電極３との
界面はセラミックス粒子の成長が抑制された均一な粒界
面となっており、かつ各セラミックス中間層２ａの厚さ
方向における結晶粒界数は２以下となっている。
ラミックス層２内には一対の中間膜６，６が介在されて
いる。この各中間膜６はセラミックス中間層２ａを介し
て上記内部電極３と平行に配設されている。また上記各
中間膜６の周端面はセラミックス層２の内側に位置して
焼結体４内に封入されている。上記中間膜６は酸化マン
ガンを主成分としこれに酸化コバルト等を添加してなる
ペーストを塗布した後、焼成して形成されたものであ
る。これにより上記セラミックス層２と内部電極３との
界面はセラミックス粒子の成長が抑制された均一な粒界
面となっており、かつ各セラミックス中間層２ａの厚さ
方向における結晶粒界数は２以下となっている。
【０００９】次に本実施例の積層型バリスタ１の製造方
法について説明する。まず、ＺｎＯ( 98.2mol ％),Ｃｏ
2 Ｏ3(0.5mol％）, ＭｎＯ2 (0.5mol ％）,Ｓｂ2 Ｏ
3(0.3mol％),及びＢｉ2 Ｏ3(0.5 mol ％) を上記各モル
比で混合してなるセラミックス材料粉に、Ｂ2 Ｏ3,Ｓｉ
Ｏ2 ，ＰｂＯ，及びＺｎＯからなるガラス粉末を0.1 重
量％加えて調合し、原料を作成する。さらにこの原料に
有機質バインダを混合して、リバースローラ方式により
厚さ１０μｍのグリーンシートを形成し、このグリーン
シートを矩形状に切断して多数のセラミックスシート２
ａを形成する。
法について説明する。まず、ＺｎＯ( 98.2mol ％),Ｃｏ
2 Ｏ3(0.5mol％）, ＭｎＯ2 (0.5mol ％）,Ｓｂ2 Ｏ
3(0.3mol％),及びＢｉ2 Ｏ3(0.5 mol ％) を上記各モル
比で混合してなるセラミックス材料粉に、Ｂ2 Ｏ3,Ｓｉ
Ｏ2 ，ＰｂＯ，及びＺｎＯからなるガラス粉末を0.1 重
量％加えて調合し、原料を作成する。さらにこの原料に
有機質バインダを混合して、リバースローラ方式により
厚さ１０μｍのグリーンシートを形成し、このグリーン
シートを矩形状に切断して多数のセラミックスシート２
ａを形成する。
【００１０】次に、Ｐｔからなる金属粉末に有機ビヒク
ルを混合して電極ペーストを形成し、このペーストを上
記セラミックスシート２ａの上面に印刷して内部電極３
を形成する。この場合、内部電極３の一端面３ａがセラ
ミックスシート２ａの端縁まで延び、残りの端面はセラ
ミックスシート２ａの内側に位置するよう形成する。
ルを混合して電極ペーストを形成し、このペーストを上
記セラミックスシート２ａの上面に印刷して内部電極３
を形成する。この場合、内部電極３の一端面３ａがセラ
ミックスシート２ａの端縁まで延び、残りの端面はセラ
ミックスシート２ａの内側に位置するよう形成する。
【００１１】そして、有機ビヒクルに酸化マンガンをＭ
ｎ3 Ｏ4 に換算して10wt％を添加するとともに、Ｃｏ2
Ｏ3 ，及びＰｒ6 Ｏ11をそれぞれ５wt％添加してペース
トを作成する。このペーストを、別のセラミックスシー
ト２ａの上面に印刷して中間膜６を形成する。この中間
膜６は、これの全ての端面がセラミックスシート２ａの
周縁より内側に位置するよう形成する。
ｎ3 Ｏ4 に換算して10wt％を添加するとともに、Ｃｏ2
Ｏ3 ，及びＰｒ6 Ｏ11をそれぞれ５wt％添加してペース
トを作成する。このペーストを、別のセラミックスシー
ト２ａの上面に印刷して中間膜６を形成する。この中間
膜６は、これの全ての端面がセラミックスシート２ａの
周縁より内側に位置するよう形成する。
【００１２】次に、図２に示すように、上記内部電極３
が形成されたセラミックスシート２ａに中間膜６が形成
されたセラミックスシート２ａを２枚重ねて半導体セラ
ミックス層２を形成し、このセラミックス層２を順次積
層する。この場合、セラミックス層２と内部電極３とが
交互に重なり、かつ内部電極３の一端面３ａのみがセラ
ミックス層２の左, 右端面に互い違いに露出するよう配
置する。さらにこれの上面，下面に電極ペーストが印刷
されていないセラミックスシート２ａを１０枚重ねてな
るセラミックス層７を重ねる。次にこれの積層方向に２
ｔ/cm2の圧力を加えて圧着して積層体を形成し、これを
所定寸法に切断する。これにより、図１に示すように、
各内部電極３間にセラミックス中間層２ａを挟んで対向
する中間膜６が配置された構造となる。
が形成されたセラミックスシート２ａに中間膜６が形成
されたセラミックスシート２ａを２枚重ねて半導体セラ
ミックス層２を形成し、このセラミックス層２を順次積
層する。この場合、セラミックス層２と内部電極３とが
交互に重なり、かつ内部電極３の一端面３ａのみがセラ
ミックス層２の左, 右端面に互い違いに露出するよう配
置する。さらにこれの上面，下面に電極ペーストが印刷
されていないセラミックスシート２ａを１０枚重ねてな
るセラミックス層７を重ねる。次にこれの積層方向に２
ｔ/cm2の圧力を加えて圧着して積層体を形成し、これを
所定寸法に切断する。これにより、図１に示すように、
各内部電極３間にセラミックス中間層２ａを挟んで対向
する中間膜６が配置された構造となる。
【００１３】そして、上記積層体を、空気中にて1050〜
1150℃の温度で３時間加熱焼成し、焼結体４を得る。こ
の焼成時に中間膜６の不純物濃度が高くなり、これによ
り酸化亜鉛の結晶粒の成長を抑制し、セラミックス粒子
の粒径が均一化されることとなる。最後に、上記焼結体
４の、内部電極３の一端面３ａが露出された左, 右端面
４ａ，４ｂに、Ａｇ：Ｐｄ＝７：３の重量比からなる導
体ペーストを塗布した後、焼き付けて外部電極５を形成
する。これにより本実施例の積層型バリスタ１が製造さ
れる。
1150℃の温度で３時間加熱焼成し、焼結体４を得る。こ
の焼成時に中間膜６の不純物濃度が高くなり、これによ
り酸化亜鉛の結晶粒の成長を抑制し、セラミックス粒子
の粒径が均一化されることとなる。最後に、上記焼結体
４の、内部電極３の一端面３ａが露出された左, 右端面
４ａ，４ｂに、Ａｇ：Ｐｄ＝７：３の重量比からなる導
体ペーストを塗布した後、焼き付けて外部電極５を形成
する。これにより本実施例の積層型バリスタ１が製造さ
れる。
【００１４】このように本実施例によれば、内部電極３
間のセラミックス層２にＭｎを主成分とする中間膜６を
配設したので、焼成時にこの中間膜６の不純物濃度が上
昇してセラミックス粒子の成長を抑制する。これにより
内部電極３に平行で、かつ均一な粒界面を形成でき、ひ
いてはバリスタ電圧のばらつきを防止できるとともに、
サージ耐量の劣化を回避でき、品質に対する信頼性を向
上できる。なお、上記実施例では内部電極３間に一対の
中間膜６を配設した場合を例にとって説明したが、本発
明はこれに限定されるものではなく、セラミックス層の
厚さ，あるいは積層数に応じて適宜選定すればよい。
間のセラミックス層２にＭｎを主成分とする中間膜６を
配設したので、焼成時にこの中間膜６の不純物濃度が上
昇してセラミックス粒子の成長を抑制する。これにより
内部電極３に平行で、かつ均一な粒界面を形成でき、ひ
いてはバリスタ電圧のばらつきを防止できるとともに、
サージ耐量の劣化を回避でき、品質に対する信頼性を向
上できる。なお、上記実施例では内部電極３間に一対の
中間膜６を配設した場合を例にとって説明したが、本発
明はこれに限定されるものではなく、セラミックス層の
厚さ，あるいは積層数に応じて適宜選定すればよい。
【００１５】
【表１】
【００１６】表１は、本実施例の積層型バリスタ１の効
果を確認するために行った試験結果を示す。この試験
は、上記実施例の製造方法により、Ｍｎ3 Ｏ4 の添加量
を１〜40wt％の範囲で変化させて積層型バリスタを作成
した。そして、この各積層型バリスタのバリスタ電圧Ｖ
1mA , 制限電圧比Ｖ2A/ Ｖ1mA , 静電容量PF,8×20μse
c の三角電流波を印加したときのサージ耐量A ，及び電
圧２ｖを３０秒間印加した時の抵抗値ＭΩを測定した。
なお、比較するために中間膜のない従来の積層型バリス
タについても同様の測定を行った。同表からも明らかな
ように、従来試料の場合は、制限電圧比が1.7,サージ耐
量が30A,絶縁抵抗値が4.25M Ωとなっている。これに対
して本実施例試料（No. １〜５）の場合は、いずれも制
限電圧比が1.4 〜1.6,サージ耐量が50A と向上してお
り、抵抗値では4.3 〜8.22M Ωと高く漏れ電流も改善さ
れている。また、Ｍｎ3 Ｏ4 の添加量を40wt％にした比
較試料の場合は、サージ耐量が30A と著しく低下してお
り、このことからもＭｎ3 Ｏ4 の添加量を１〜30wt％内
にする必要がある。
果を確認するために行った試験結果を示す。この試験
は、上記実施例の製造方法により、Ｍｎ3 Ｏ4 の添加量
を１〜40wt％の範囲で変化させて積層型バリスタを作成
した。そして、この各積層型バリスタのバリスタ電圧Ｖ
1mA , 制限電圧比Ｖ2A/ Ｖ1mA , 静電容量PF,8×20μse
c の三角電流波を印加したときのサージ耐量A ，及び電
圧２ｖを３０秒間印加した時の抵抗値ＭΩを測定した。
なお、比較するために中間膜のない従来の積層型バリス
タについても同様の測定を行った。同表からも明らかな
ように、従来試料の場合は、制限電圧比が1.7,サージ耐
量が30A,絶縁抵抗値が4.25M Ωとなっている。これに対
して本実施例試料（No. １〜５）の場合は、いずれも制
限電圧比が1.4 〜1.6,サージ耐量が50A と向上してお
り、抵抗値では4.3 〜8.22M Ωと高く漏れ電流も改善さ
れている。また、Ｍｎ3 Ｏ4 の添加量を40wt％にした比
較試料の場合は、サージ耐量が30A と著しく低下してお
り、このことからもＭｎ3 Ｏ4 の添加量を１〜30wt％内
にする必要がある。
【００１７】
【発明の効果】本発明に係る積層型バリスタによれば、
内部電極間にある半導体セラミックス層内に、上記内部
電極と平行にかつ周端面が積層体端面に露出しない酸化
マンガンを主成分とする中間膜を介在させたので、焼成
時におけるセラミックス粒子の成長を抑制して均一な粒
界面を形成することができ、ひいてはバリスタ電圧のば
らつきを小さくできるとともに、サージ耐量の劣化を回
避できる効果がある。
内部電極間にある半導体セラミックス層内に、上記内部
電極と平行にかつ周端面が積層体端面に露出しない酸化
マンガンを主成分とする中間膜を介在させたので、焼成
時におけるセラミックス粒子の成長を抑制して均一な粒
界面を形成することができ、ひいてはバリスタ電圧のば
らつきを小さくできるとともに、サージ耐量の劣化を回
避できる効果がある。
【図１】本発明の一実施例による積層型バリスタを説明
するための縦断面図である。
するための縦断面図である。
【図２】上記実施例の積層型バリスタの製造方法を説明
するための分解斜視図である。
するための分解斜視図である。
【図３】
上記実施例の横断面図である。
１ 積層型バリスタ ２ 半導体セラミックス層 ３ 内部電極 ３ａ 一端面 ４ 焼結体（積層体） ４ａ，４ｂ 焼結体の端面 ５ 外部電極 ６ 中間膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 康信 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平２−73604（ＪＰ，Ａ) 特開 昭57−97602（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 結晶粒界で電圧非直線特性を得る半導体
セラミックス層と内部電極とが交互に積層されて積層体
が形成され、上記内部電極の一端面のみが積層体の端面
に交互に露出され、上記積層体の両端面に上記内部電極
の一端面が接続される外部電極が形成されてなる積層型
バリスタにおいて、上記積層体の互いに異なる端面に露
出されている内部電極間にある上記半導体セラミックス
層内に、内部電極と平行にかつ周端面が積層体端面に露
出しない酸化マンガンを主成分とする中間膜を介在させ
たことを特徴とする積層型バリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130647A JP2666605B2 (ja) | 1991-05-02 | 1991-05-02 | 積層型バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130647A JP2666605B2 (ja) | 1991-05-02 | 1991-05-02 | 積層型バリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120007A JPH06120007A (ja) | 1994-04-28 |
| JP2666605B2 true JP2666605B2 (ja) | 1997-10-22 |
Family
ID=15039258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130647A Expired - Fee Related JP2666605B2 (ja) | 1991-05-02 | 1991-05-02 | 積層型バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666605B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7705708B2 (en) | 2005-04-01 | 2010-04-27 | Tdk Corporation | Varistor and method of producing the same |
| JP4074299B2 (ja) | 2005-04-14 | 2008-04-09 | Ｔｄｋ株式会社 | 積層型チップバリスタ |
| JP2007165639A (ja) | 2005-12-14 | 2007-06-28 | Tdk Corp | バリスタ及びバリスタの製造方法 |
| JP7322793B2 (ja) * | 2020-04-16 | 2023-08-08 | Tdk株式会社 | チップバリスタの製造方法及びチップバリスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797602A (en) * | 1980-12-11 | 1982-06-17 | Tdk Electronics Co Ltd | Laminated varistor |
| JPH0273604A (ja) * | 1988-09-08 | 1990-03-13 | Murata Mfg Co Ltd | 積層型バリスタ |
-
1991
- 1991-05-02 JP JP3130647A patent/JP2666605B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120007A (ja) | 1994-04-28 |
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