JP2556151B2 - 積層型バリスタ - Google Patents
積層型バリスタInfo
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- JP2556151B2 JP2556151B2 JP1302496A JP30249689A JP2556151B2 JP 2556151 B2 JP2556151 B2 JP 2556151B2 JP 1302496 A JP1302496 A JP 1302496A JP 30249689 A JP30249689 A JP 30249689A JP 2556151 B2 JP2556151 B2 JP 2556151B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電圧非直線抵抗体として機能する積層型バ
リスタに関し、特に、金属−半導体間の界面におけるシ
ョットキー障壁を利用して電圧非直線性が得られている
積層型バリスタに関する。
リスタに関し、特に、金属−半導体間の界面におけるシ
ョットキー障壁を利用して電圧非直線性が得られている
積層型バリスタに関する。
近年、通信器等の種々の電子機器分野において、小型
化、電子部品の集積化が急速に進んでいる。これに伴っ
て、バリスタにおいても、小型化あるいは低電圧化の要
求が強くなってきている。
化、電子部品の集積化が急速に進んでいる。これに伴っ
て、バリスタにおいても、小型化あるいは低電圧化の要
求が強くなってきている。
上記のような要求に対応するものとして、積層型バリ
スタが提案されている（特公昭58−23921号公報）。こ
の積層型バリスタの構造を、第２図を参照して説明す
る。
スタが提案されている（特公昭58−23921号公報）。こ
の積層型バリスタの構造を、第２図を参照して説明す
る。
積層型バリスタ１では、半導体セラミックスよりなる
焼結体２内に、半導体セラミック層を介して複数の内部
電極3a〜3dが配置されている。内部電極3a,3cは焼結体
２の一方の端面に、内部電極3b,3dは焼結体２の他方端
面に引出されている。そして、焼結体２の対向する両端
面には、それぞれ、第1,第２の外部電極4a,4bが形成さ
れている。
焼結体２内に、半導体セラミック層を介して複数の内部
電極3a〜3dが配置されている。内部電極3a,3cは焼結体
２の一方の端面に、内部電極3b,3dは焼結体２の他方端
面に引出されている。そして、焼結体２の対向する両端
面には、それぞれ、第1,第２の外部電極4a,4bが形成さ
れている。
製造に際しては、まず半導体セラミックスを主体とす
るグリーンシート上に内部電極3a〜3dを形成するために
導電ペーストを印刷したものを積層し、得られた積層体
を厚み方向に圧着した後焼成することにより焼結体２を
得た。次に、得られた焼結体２の対向する両端面に、導
電ペーストを塗布・焼付けして外部電極4a,4bを形成
し、積層型バリスタ１を得た。
るグリーンシート上に内部電極3a〜3dを形成するために
導電ペーストを印刷したものを積層し、得られた積層体
を厚み方向に圧着した後焼成することにより焼結体２を
得た。次に、得られた焼結体２の対向する両端面に、導
電ペーストを塗布・焼付けして外部電極4a,4bを形成
し、積層型バリスタ１を得た。
積層型バリスタ１では、電圧非直線性を示すバリスタ
層5a〜5cの厚みを単板型のバリスタ素子の場合に比べて
薄くすることができるため、バリスタ電圧を効果的に低
減することが可能であるという利点を有する。
層5a〜5cの厚みを単板型のバリスタ素子の場合に比べて
薄くすることができるため、バリスタ電圧を効果的に低
減することが可能であるという利点を有する。
第２図に示した積層型バリスタ１は、内部電極3a〜3d
間に配置されたバリスタ層5a〜5cを利用して電圧非直線
性を得るものである。すなわち、各バリスタ層5a〜5cに
おける半導体粒子間の粒界における電圧非直線性を利用
したものである。従って、各バリスタ層5a〜5cの厚み及
び焼成条件を調整することにより、内部電極3a〜3d間の
半導体粒子の粒界数を制御することによりバリスタ電圧
をコントロールしている。
間に配置されたバリスタ層5a〜5cを利用して電圧非直線
性を得るものである。すなわち、各バリスタ層5a〜5cに
おける半導体粒子間の粒界における電圧非直線性を利用
したものである。従って、各バリスタ層5a〜5cの厚み及
び焼成条件を調整することにより、内部電極3a〜3d間の
半導体粒子の粒界数を制御することによりバリスタ電圧
をコントロールしている。
しかしながら、現在のセラミック焼結技術では、セラ
ミック粒子の粒径を高精度にコントロールすることは非
常に難しい。例えば平均粒径に対して倍以上の径を有す
る粒子が生成することはごく普通である。
ミック粒子の粒径を高精度にコントロールすることは非
常に難しい。例えば平均粒径に対して倍以上の径を有す
る粒子が生成することはごく普通である。
上記のような大きな粒子が存在すると、この大きな粒
子が存在する部分によってバリスタ電圧が決定されるこ
とになる。従って、量産に際してのバリスタ電圧のばら
つきが大きくなるおそれがあった。
子が存在する部分によってバリスタ電圧が決定されるこ
とになる。従って、量産に際してのバリスタ電圧のばら
つきが大きくなるおそれがあった。
また、上記のような大きな粒子が存在する部分に電流
集中が生じ易く、サージ耐量も小さくなるおそれがあっ
た。
集中が生じ易く、サージ耐量も小さくなるおそれがあっ
た。
もっとも、内部電極面積を増加すれば、大きな粒子の
存在確率が高くなるため、サージ耐量は高められる。し
かしながら、大面積化によるサージ耐量向上にも限界が
あり、実際には、100〜200A程度とツェナーダイオード
並のサージ耐量しか得られなかった。
存在確率が高くなるため、サージ耐量は高められる。し
かしながら、大面積化によるサージ耐量向上にも限界が
あり、実際には、100〜200A程度とツェナーダイオード
並のサージ耐量しか得られなかった。
本発明の目的は、バリスタ電圧のばらつきが生じ難
く、サージ耐量を効果的に高め得る積層型バリスタを提
供することにある。
く、サージ耐量を効果的に高め得る積層型バリスタを提
供することにある。
本発明の積層型バリスタでは、半導体セラミックスよ
りなる焼結体内に、半導体セラミック層を介して重なり
合うように複数の内部電極が配置されている。焼結体の
両端面には、それぞれ、第1,第２の外部電極が形成され
ている。複数の内部電極は、厚み方向において交互に第
１または第２の外部電極に電気的に接続されている。ま
た、複数の内部電極間においては、上記外部電極に電気
的に接続されないように配置された少なくとも１つの非
接続型内部電極が設けられている。この少なくとも１つ
の非接続型内部電極は、上記内部電極と半導体セラミッ
ク層を介して隔てられるように、並びに非接続型内部電
極同士が半導体セラミック層を介して隔てられるように
配置されている。また、上記内部電極及び非接続型内部
電極は、半導体セラミック層とともに一体焼結されてい
る。
りなる焼結体内に、半導体セラミック層を介して重なり
合うように複数の内部電極が配置されている。焼結体の
両端面には、それぞれ、第1,第２の外部電極が形成され
ている。複数の内部電極は、厚み方向において交互に第
１または第２の外部電極に電気的に接続されている。ま
た、複数の内部電極間においては、上記外部電極に電気
的に接続されないように配置された少なくとも１つの非
接続型内部電極が設けられている。この少なくとも１つ
の非接続型内部電極は、上記内部電極と半導体セラミッ
ク層を介して隔てられるように、並びに非接続型内部電
極同士が半導体セラミック層を介して隔てられるように
配置されている。また、上記内部電極及び非接続型内部
電極は、半導体セラミック層とともに一体焼結されてい
る。
本発明の積層型バリスタでは、上記した内部電極及び
非接続型内部電極と、半導体セラミック層との界面に形
成されるショットキー障壁により電圧非直線性が得られ
る。また、内部電極と非接続型の内部電極との間の半導
体セラミック層、及び非接続型内部電極同士の間の半導
体セラミック層の半導体粒子の粒界数の最小値が２以下
とされている。
非接続型内部電極と、半導体セラミック層との界面に形
成されるショットキー障壁により電圧非直線性が得られ
る。また、内部電極と非接続型の内部電極との間の半導
体セラミック層、及び非接続型内部電極同士の間の半導
体セラミック層の半導体粒子の粒界数の最小値が２以下
とされている。
本発明の積層型バリスタでは、内部電極と第1,第２の
外部電極との接続は、半導体セラミックスよりなる焼結
体の両端面に直線外部電極を形成して接続してもよく、
あるいは半導体セラミックスを主体とし、両端面から該
両端面近傍に低抵抗セラミック層を形成した焼結体を用
り、両端面に第1,第２の外部電極を形成し、低抵抗セラ
ミック層を介して内部電極を導出してもよい。この場
合、非接続型内部電極は、上記低抵抗セラミック層には
達しないように配置される。
外部電極との接続は、半導体セラミックスよりなる焼結
体の両端面に直線外部電極を形成して接続してもよく、
あるいは半導体セラミックスを主体とし、両端面から該
両端面近傍に低抵抗セラミック層を形成した焼結体を用
り、両端面に第1,第２の外部電極を形成し、低抵抗セラ
ミック層を介して内部電極を導出してもよい。この場
合、非接続型内部電極は、上記低抵抗セラミック層には
達しないように配置される。
本願発明者らは、積層型バリスタにおける電圧非直線
性を得るメカニズムを検討した結果、内部電極と半導体
粒子との間の界面に形成されるショットキー障壁を積極
的に利用すればよいのではないかと考えた。半導体粒子
間の粒界で得られるバリスタ特性は安定したものである
が、半導体粒子の粒径を均一にすることは非常に困難で
ある。
性を得るメカニズムを検討した結果、内部電極と半導体
粒子との間の界面に形成されるショットキー障壁を積極
的に利用すればよいのではないかと考えた。半導体粒子
間の粒界で得られるバリスタ特性は安定したものである
が、半導体粒子の粒径を均一にすることは非常に困難で
ある。
他方、金属−半導体の界面におけるショットキー障壁
は、材質により決定されるものであるため、ブレイクダ
ウン電圧は一定である。また、半導体層の両端に金属電
極を形成すれば、対称型のバリスタが形成される。従っ
て、これを複数層積層すれば、ブレイクダウン電圧は、
積層した数だけ増加することになる。
は、材質により決定されるものであるため、ブレイクダ
ウン電圧は一定である。また、半導体層の両端に金属電
極を形成すれば、対称型のバリスタが形成される。従っ
て、これを複数層積層すれば、ブレイクダウン電圧は、
積層した数だけ増加することになる。
本発明は、上記のような考えに基づき、金属−半導体
セラミックスを積層した構造としたものである。通常の
バルク型バリスタでは積層すると電流分散が大きくなる
が、金属−半導体間の界面に形成されるショットキー障
壁を利用した上記の構造では、電流分散が大きくなら
ず、ブレイクダウン電圧のばらつきは小さくなる。
セラミックスを積層した構造としたものである。通常の
バルク型バリスタでは積層すると電流分散が大きくなる
が、金属−半導体間の界面に形成されるショットキー障
壁を利用した上記の構造では、電流分散が大きくなら
ず、ブレイクダウン電圧のばらつきは小さくなる。
また、積層型とすることにより、電極間に介在される
半導体層の厚みを薄くすることができる。従って、残留
抵抗を小さくすることができ、電圧非直線係数αを高め
ることができ、また電極実効面積を大きくすることがで
きるため、サージ耐量を高めることもできる。
半導体層の厚みを薄くすることができる。従って、残留
抵抗を小さくすることができ、電圧非直線係数αを高め
ることができ、また電極実効面積を大きくすることがで
きるため、サージ耐量を高めることもできる。
上記のようなショットキー障壁を利用した積層型の構
造は、単結晶を用いて構成することも可能であるが、単
結晶の場合にはコストが非常に高く付く。他方、マイク
ロチップ・コンデンサ等に用いるものとして、膜厚の非
常に薄い、〜10μｍ程度のグリーンシートを用いる技術
が確率されている。本発明では、このような非常に薄い
膜厚のグリーンシートの取扱い技術を利用することによ
り、電圧非直線性が一層高められた積層型バリスタを安
価に得ることが可能とされている。
造は、単結晶を用いて構成することも可能であるが、単
結晶の場合にはコストが非常に高く付く。他方、マイク
ロチップ・コンデンサ等に用いるものとして、膜厚の非
常に薄い、〜10μｍ程度のグリーンシートを用いる技術
が確率されている。本発明では、このような非常に薄い
膜厚のグリーンシートの取扱い技術を利用することによ
り、電圧非直線性が一層高められた積層型バリスタを安
価に得ることが可能とされている。
なお、本発明において、半導体セラミック層の粒界数
の最小値を２以下としたのは、焼結体を得るために一体
焼成するに際し、電極、特にPdを成分として含む電極を
用いた場合、半導体粒子間の粒界１〜２層分の酸素を電
極が吸収し、粒界のショットキー障壁を減少させ、粒界
に起因するバリスタ特性の影響を低減することができ、
安定なバリスタ電圧を得ることができるからである。
の最小値を２以下としたのは、焼結体を得るために一体
焼成するに際し、電極、特にPdを成分として含む電極を
用いた場合、半導体粒子間の粒界１〜２層分の酸素を電
極が吸収し、粒界のショットキー障壁を減少させ、粒界
に起因するバリスタ特性の影響を低減することができ、
安定なバリスタ電圧を得ることができるからである。
また、内部電極を低抵抗セラミック層を介して外部電
極に導出する構造では、低抵抗セラミック層により、内
部電極端部への電界集中を防止することができ、それに
よってサージ耐量を高めることができる。さらに、内部
電極を伝ってのめっき液または湿気の内部への侵入を防
止することができ、耐めっき性及び耐湿性が高められ
る。耐めっき性が高められると、はんだによる電極喰わ
れを防止することができ、フローあるいはリフローはん
だ付け方法に対応させることができる。
極に導出する構造では、低抵抗セラミック層により、内
部電極端部への電界集中を防止することができ、それに
よってサージ耐量を高めることができる。さらに、内部
電極を伝ってのめっき液または湿気の内部への侵入を防
止することができ、耐めっき性及び耐湿性が高められ
る。耐めっき性が高められると、はんだによる電極喰わ
れを防止することができ、フローあるいはリフローはん
だ付け方法に対応させることができる。
半導体セラミック層を構成する材料としては、ZnOやF
e2O3を主成分とする種々のものが考えられる。好ましく
は、ZnOを主成分とする材料で半導体セラミック層を構
成した場合、内部電極及び非接続型内部電極として、0.
01〜10重量％の希土類酸化物を含有する金属材料が用い
られる。
e2O3を主成分とする種々のものが考えられる。好ましく
は、ZnOを主成分とする材料で半導体セラミック層を構
成した場合、内部電極及び非接続型内部電極として、0.
01〜10重量％の希土類酸化物を含有する金属材料が用い
られる。
希土類酸化物を上記の範囲の量だけ含有させた方が好
ましいのは、以下の理由による。
ましいのは、以下の理由による。
すなわち、希土類酸化物の含有量が0.01重量％より少
なくなると、内部電極または非接続型内部電極と、半導
体セラミック層との界面に十分に酸素が拡散しないた
め、電圧非直線係数αが小さくなるからである。他方、
希土類酸化物含有量が10重量％を超えると、半導体セラ
ミック層の焼結が不十分なものとなり、バリスタ電圧が
著しく大きくなるからである。
なくなると、内部電極または非接続型内部電極と、半導
体セラミック層との界面に十分に酸素が拡散しないた
め、電圧非直線係数αが小さくなるからである。他方、
希土類酸化物含有量が10重量％を超えると、半導体セラ
ミック層の焼結が不十分なものとなり、バリスタ電圧が
著しく大きくなるからである。
本発明によれば、内部電極または非接続型内部電極と
半導体セラミック層との界面に形成されるショットキー
障壁を利用して電圧非直線性が与えられる。しかも、内
部電極と非接続型内部電極との間の半導体セラミック
層、並びに非接続型内部電極間の半導体セラミック層の
半導体粒子の粒界数の最小値が２以下とされている。
半導体セラミック層との界面に形成されるショットキー
障壁を利用して電圧非直線性が与えられる。しかも、内
部電極と非接続型内部電極との間の半導体セラミック
層、並びに非接続型内部電極間の半導体セラミック層の
半導体粒子の粒界数の最小値が２以下とされている。
従って、半導体セラミック層内の粒界のショットキー
障壁に基づく電圧非直線性に影響を受け難いため、並び
に一体焼結型の焼結体により構成されているため、バリ
スタ特性のばらつきを小さくすることができ、回路設計
が容易となる。
障壁に基づく電圧非直線性に影響を受け難いため、並び
に一体焼結型の焼結体により構成されているため、バリ
スタ特性のばらつきを小さくすることができ、回路設計
が容易となる。
また、積層型として構成されているため、低電圧バリ
スタを得ることが容易であり、さらに電圧非直線係数α
及びサージ耐量が高いため、サージ吸収能力に優れてお
り、かつESD障害防止に好適なバリスタを得ることが可
能となる。
スタを得ることが容易であり、さらに電圧非直線係数α
及びサージ耐量が高いため、サージ吸収能力に優れてお
り、かつESD障害防止に好適なバリスタを得ることが可
能となる。
実施例１ ZnO（95.0モル％）、CoO（1.0モル％）、MnO（1.0モ
ル％）、Sb2O3（2.0モル％）及びCr2O3（1.0モル％）を
上記のモル比で混合してなるセラミックス材料に、B
2O3、SiO2、PbO及びZnOからなるガラス粉末10重量％を
加えて原料を調製した。
ル％）、Sb2O3（2.0モル％）及びCr2O3（1.0モル％）を
上記のモル比で混合してなるセラミックス材料に、B
2O3、SiO2、PbO及びZnOからなるガラス粉末10重量％を
加えて原料を調製した。
上記原料に、有機質バインダを混合し、リバースロー
ラ方式により、膜厚５μｍ、10μｍ、15μｍ、20μｍ及
び30μｍの厚みのグリーンシートをそれぞれ成形した。
上記グリーンシートを所定の大きさの矩形形状に切り出
した。
ラ方式により、膜厚５μｍ、10μｍ、15μｍ、20μｍ及
び30μｍの厚みのグリーンシートをそれぞれ成形した。
上記グリーンシートを所定の大きさの矩形形状に切り出
した。
切り出されたグリーンシートの平面形状を第３図
（ａ）に参照番号11で示す。
（ａ）に参照番号11で示す。
次に、Ag及びPdを重量比で7:3の割合で混合してなる
金属粉末に、有機ビヒクルを添加してなる導電ペースト
を、セラミックグリーンシート11に印刷し、第３図
（ｂ）、（ｃ）及び（ｄ）に示す各セラミックグリーン
シート12〜14を用意した。第３図（ｂ）〜（ｄ）におい
ては、印刷された導電ペースト15〜17はそれぞれ斜線の
ハッチングを付してその平面形状を示してある。
金属粉末に、有機ビヒクルを添加してなる導電ペースト
を、セラミックグリーンシート11に印刷し、第３図
（ｂ）、（ｃ）及び（ｄ）に示す各セラミックグリーン
シート12〜14を用意した。第３図（ｂ）〜（ｄ）におい
ては、印刷された導電ペースト15〜17はそれぞれ斜線の
ハッチングを付してその平面形状を示してある。
上記のようにして用意したセラミックグリーンシート
11〜14を、例えばセラミックグリーンシート11を10枚、
セラミックグリーンシート12を１枚、セラミックグリー
ンシート13を２枚、セラミックグリーンシート14を１
枚、セラミックグリーンシート13を２枚、セラミックグ
リーンシート12を１枚、セラミックグリーンシート13を
２枚、並びにセラミックグリーンシート14を１枚という
ように、順に積層し、厚み方向に2t/cm2の圧力を加えて
圧着し、積層体を得、所定の大きさに切断した。
11〜14を、例えばセラミックグリーンシート11を10枚、
セラミックグリーンシート12を１枚、セラミックグリー
ンシート13を２枚、セラミックグリーンシート14を１
枚、セラミックグリーンシート13を２枚、セラミックグ
リーンシート12を１枚、セラミックグリーンシート13を
２枚、並びにセラミックグリーンシート14を１枚という
ように、順に積層し、厚み方向に2t/cm2の圧力を加えて
圧着し、積層体を得、所定の大きさに切断した。
上記のようにして得られた成形体を950〜1050℃の温
度で空気中にて３時間焼成し、第１図及び第４図に示す
焼結体22を得た。この焼結体22の両端面に、Ag:Pd＝7:3
の重量比でAg及びPdを含む金属粉末に対し、B2O3、Si
O2、ZnO、Bi2O3及びPbOからなるガラスを５重量％並び
にワニス適当量を混合した導電ペーストを塗布し、600
℃の温度で10分間焼き付けることにより、第１図及び第
４図に示す積層型バリスタ20を得た。
度で空気中にて３時間焼成し、第１図及び第４図に示す
焼結体22を得た。この焼結体22の両端面に、Ag:Pd＝7:3
の重量比でAg及びPdを含む金属粉末に対し、B2O3、Si
O2、ZnO、Bi2O3及びPbOからなるガラスを５重量％並び
にワニス適当量を混合した導電ペーストを塗布し、600
℃の温度で10分間焼き付けることにより、第１図及び第
４図に示す積層型バリスタ20を得た。
なお、第１図において、21a,21bは上記焼き付けによ
り形成された第1,第２の外部電極を示す。また、焼結体
22内には、導電ペースト15〜17に基づく内部電極が形成
されている。すなわち、焼結体22の両端面に引出される
ように導電ペースト15,17に基づく内部電極23,24,25,26
が半導体セラミック層を介して重なり合うように配置さ
れており、かつ焼結体22の対向両端面に交互に引出され
ている。
り形成された第1,第２の外部電極を示す。また、焼結体
22内には、導電ペースト15〜17に基づく内部電極が形成
されている。すなわち、焼結体22の両端面に引出される
ように導電ペースト15,17に基づく内部電極23,24,25,26
が半導体セラミック層を介して重なり合うように配置さ
れており、かつ焼結体22の対向両端面に交互に引出され
ている。
さらに、導電ペースト16に基づく非接続型の内部電極
27a〜27fが内部電極23〜26間に配置されている。
27a〜27fが内部電極23〜26間に配置されている。
上記のようにして得られた積層型バリスタ20の電圧−
電流特性、及び８×20μ秒の三角電流波（強度は300A）
を印加したときのバリスタ電圧（1mAの電流を流したと
きの外部電極間の電圧）の変化を、後述の第１表に示
す。
電流特性、及び８×20μ秒の三角電流波（強度は300A）
を印加したときのバリスタ電圧（1mAの電流を流したと
きの外部電極間の電圧）の変化を、後述の第１表に示
す。
実施例２ ZnO（95.0モル％）、CoO（1.0モル％）、MnO（1.0モ
ル％）、Sb2O3（2.0モル％）及びCr2O3（1.0モル％）を
混合してなるセラミックス材料に、B2O3、SiO2、PbO及
びZnOからなるガラス粉末10重量％を加えて原料とし、
さらに有機質バインダを混合して、リバースローラー方
式により膜厚10μｍのグリーンシートを形成した。
ル％）、Sb2O3（2.0モル％）及びCr2O3（1.0モル％）を
混合してなるセラミックス材料に、B2O3、SiO2、PbO及
びZnOからなるガラス粉末10重量％を加えて原料とし、
さらに有機質バインダを混合して、リバースローラー方
式により膜厚10μｍのグリーンシートを形成した。
上記グリーンシートを所定の大きさの矩形形状に切断
し、第３図（ａ）に示すグリーンシート11を得た。さら
に、実施例１と同様にして、Ag及びPdを重量比で7:3の
割合で含有する金属粉末に有機ビヒクルを割合してなる
導電ペーストを印刷し、導電ペースト15〜17が印刷され
た、第３図（ｂ）〜（ｄ）に示すセラミックグリーンシ
ート12〜14をそれぞれ用意した。
し、第３図（ａ）に示すグリーンシート11を得た。さら
に、実施例１と同様にして、Ag及びPdを重量比で7:3の
割合で含有する金属粉末に有機ビヒクルを割合してなる
導電ペーストを印刷し、導電ペースト15〜17が印刷され
た、第３図（ｂ）〜（ｄ）に示すセラミックグリーンシ
ート12〜14をそれぞれ用意した。
上記したセラミックグリーンシート11〜14を、実施例
１と同一の手順で積層し、積層体を得、所定の大きさに
切断した。
１と同一の手順で積層し、積層体を得、所定の大きさに
切断した。
得られた積層体の両端面に、上述した10μｍのセラミ
ックグリーンシート11を側方から80℃の温度で50Kg/cm2
の圧力で30秒間熱圧着し、しかる後空気中にて950〜105
0℃の温度で３時間焼成し、焼結体を得た。
ックグリーンシート11を側方から80℃の温度で50Kg/cm2
の圧力で30秒間熱圧着し、しかる後空気中にて950〜105
0℃の温度で３時間焼成し、焼結体を得た。
得られた焼結体の両端面に、Alを主体とする導電ペー
ストを塗布し、850℃の温度で10分間熱処理し、さらに
その外側に、Ag:Pd＝7:3の重量比でAg及びPdを含む金属
粉末に、これに対してB2O3、SiO2、ZnO、Bi2O3及びPbO
からなるガラスを５重量％並びにワニスを適当量混合し
てなる導電ペーストを塗布し、600℃の温度で10分間焼
き付け、第1,第２の外部電極を形成した。得られた積層
型バリスタを、第５図に示す。
ストを塗布し、850℃の温度で10分間熱処理し、さらに
その外側に、Ag:Pd＝7:3の重量比でAg及びPdを含む金属
粉末に、これに対してB2O3、SiO2、ZnO、Bi2O3及びPbO
からなるガラスを５重量％並びにワニスを適当量混合し
てなる導電ペーストを塗布し、600℃の温度で10分間焼
き付け、第1,第２の外部電極を形成した。得られた積層
型バリスタを、第５図に示す。
第５図から明らかなように、積層型バリスタ30では、
焼結体32内に、内部電極33,34,35,36が半導体セラミッ
ク層を介して重なり合うように配置されている。さら
に、導電ペースト16に基づく非接続型内部電極37a〜37f
が、内部電極33〜36間に配置されている。
焼結体32内に、内部電極33,34,35,36が半導体セラミッ
ク層を介して重なり合うように配置されている。さら
に、導電ペースト16に基づく非接続型内部電極37a〜37f
が、内部電極33〜36間に配置されている。
ここまでは、実施例１で作製した第１図の積層型バリ
スタ20と同様である。異なるところは、内部電極33〜36
の導出部分にある。すなわち、上述した10μｍのグリー
ンシートを対向端面に圧着して焼成して得られた焼結体
の端面にAlペーストを焼付けることにより、低抵抗セラ
ミック層38a,38bが、焼結体32の対向端面に形成されて
いる。この低抵抗セラミック層38a,38bは、Alが半導体
セラミック層中に拡散することにより、あるいはAlがZn
Oを還元することにより形成されている。そして、上記
内部電極33〜36は、該低抵抗セラミック層38a,38bに至
るように形成されている。
スタ20と同様である。異なるところは、内部電極33〜36
の導出部分にある。すなわち、上述した10μｍのグリー
ンシートを対向端面に圧着して焼成して得られた焼結体
の端面にAlペーストを焼付けることにより、低抵抗セラ
ミック層38a,38bが、焼結体32の対向端面に形成されて
いる。この低抵抗セラミック層38a,38bは、Alが半導体
セラミック層中に拡散することにより、あるいはAlがZn
Oを還元することにより形成されている。そして、上記
内部電極33〜36は、該低抵抗セラミック層38a,38bに至
るように形成されている。
さらに、低抵抗セラミック層38a,38bの外側には、低
抵抗セラミック層を形成するためのAl供給層としてのAl
導電層39a,39bが形成されており、さらに導電層39a,39b
の外側に第1,第２の外部電極31a,31bが形成されてい
る。
抵抗セラミック層を形成するためのAl供給層としてのAl
導電層39a,39bが形成されており、さらに導電層39a,39b
の外側に第1,第２の外部電極31a,31bが形成されてい
る。
上述のようにして得られた積層型バリスタ30の電圧−
電流特性及び８×20μ秒の300Aの三角電流波を印加した
ときのバリスタ電圧（1mAを流したときの外部電極間の
電圧）の変化を第１表に示す。
電流特性及び８×20μ秒の300Aの三角電流波を印加した
ときのバリスタ電圧（1mAを流したときの外部電極間の
電圧）の変化を第１表に示す。
（第１表の説明） 第１表において、Ｎは最外層の内部電極間において内
部電極で区切られた半導体セラミック層の数を示す。例
えば、第１図では、内部電極23〜26により内部電極23−
26間に３個の半導体セラミック層が存在すると考える。
部電極で区切られた半導体セラミック層の数を示す。例
えば、第１図では、内部電極23〜26により内部電極23−
26間に３個の半導体セラミック層が存在すると考える。
ｎは隣接する内部電極間において、非接続型内部電極
により区切られた半導体セラミック層の数、例えば第１
図の例ではｎ＝３となる。
により区切られた半導体セラミック層の数、例えば第１
図の例ではｎ＝３となる。
（実施例１及び２の評価） 実施例１及び実施例２で用意した各積層型バリスタを
研磨し、化学エッチングした結果、半導体セラミック粒
子の粒径は平均4.2μｍであり、グリーンシート膜厚30
μｍの試料の場合、半導体セラミック層の最小粒界数は
３であることが確かめられた。すなわち、第１表中のグ
リーンシート膜厚が30μｍの例は、本発明の範囲外にあ
るものである。
研磨し、化学エッチングした結果、半導体セラミック粒
子の粒径は平均4.2μｍであり、グリーンシート膜厚30
μｍの試料の場合、半導体セラミック層の最小粒界数は
３であることが確かめられた。すなわち、第１表中のグ
リーンシート膜厚が30μｍの例は、本発明の範囲外にあ
るものである。
第１表の結果から明らかなように、グリーンシート膜
厚が5,10,15,20μｍのグリーンシートを用いた積層型バ
リスタでは、すなわち半導体セラミック層の最小粒界数
が２以下である本発明の範囲内に入る積層型バリスタで
は、膜厚30μｍのグリーンシートを用いた本発明外の積
層型バリスタに比べて、より大きな電圧非直線係数α
0.1-1を示し、さらにバリスタ電圧の変動ΔV1mAもかな
り小さいことがわかる。
厚が5,10,15,20μｍのグリーンシートを用いた積層型バ
リスタでは、すなわち半導体セラミック層の最小粒界数
が２以下である本発明の範囲内に入る積層型バリスタで
は、膜厚30μｍのグリーンシートを用いた本発明外の積
層型バリスタに比べて、より大きな電圧非直線係数α
0.1-1を示し、さらにバリスタ電圧の変動ΔV1mAもかな
り小さいことがわかる。
実施例３ ZnOに対して、CO3O4、MgO、Cr2O3及びK2CO3を、CO,M
g,Cr及びＫに換算して、それぞれ、2.0原子％、0.1原子
％、0.1原子％及び0.1原子％の比率となるように秤量し
て添加し、イオン交換水を用いてボールミルで24時間混
合した。次に、濾過、乾燥し、700〜900℃で２時間仮焼
した後、再度粉砕した。
g,Cr及びＫに換算して、それぞれ、2.0原子％、0.1原子
％、0.1原子％及び0.1原子％の比率となるように秤量し
て添加し、イオン交換水を用いてボールミルで24時間混
合した。次に、濾過、乾燥し、700〜900℃で２時間仮焼
した後、再度粉砕した。
粉砕された原料に有機バインダを混合し、ドクターブ
レード法により10μｍの厚みの均一なグリーンシートを
形成した後、該グリーンシートを矩形状に切断した。得
られたグリーンシート11を第３図（ａ）に示す。
レード法により10μｍの厚みの均一なグリーンシートを
形成した後、該グリーンシートを矩形状に切断した。得
られたグリーンシート11を第３図（ａ）に示す。
一方、Ptにビヒクルを混合してなるペーストに、Pr6O
11を0.01〜10重量％添加して導電ペーストを作成した。
そして第３図（ｂ）〜（ｄ）に示すように、上記グリー
ンシートの上面に導電ペーストをスクリーン印刷した。
印刷された導電ペースト15〜17の形状はハッチングを付
して示されている。
11を0.01〜10重量％添加して導電ペーストを作成した。
そして第３図（ｂ）〜（ｄ）に示すように、上記グリー
ンシートの上面に導電ペーストをスクリーン印刷した。
印刷された導電ペースト15〜17の形状はハッチングを付
して示されている。
得られたグリーンシート11〜14を、実施例１と同様に
して重ね、2t/cm2の圧力で圧着して所定の大きさに切断
した。
して重ね、2t/cm2の圧力で圧着して所定の大きさに切断
した。
得られた積層体を空気中で1100〜1300℃で３時間焼成
し、端部にAgペーストを塗布した後、600℃で10分間焼
き付け、第１図に示したものと同一の構造の積層型バリ
スタを得た。
し、端部にAgペーストを塗布した後、600℃で10分間焼
き付け、第１図に示したものと同一の構造の積層型バリ
スタを得た。
上記のようにして得た本実施例の積層型バリスタにつ
いて、バリスタ電圧V1mA、電圧非直線係数α10 -7／10 -6
A，α10 -3／10 -2 A、及び８×20μｍ秒の波形を有する30
0A三角電流波を５分間隔で２回印加した時のバリスタ電
圧V1mAの変化を、第２表に示す。
いて、バリスタ電圧V1mA、電圧非直線係数α10 -7／10 -6
A，α10 -3／10 -2 A、及び８×20μｍ秒の波形を有する30
0A三角電流波を５分間隔で２回印加した時のバリスタ電
圧V1mAの変化を、第２表に示す。
また、比較のために内部電極材に希土類元素の酸化物
を含有させないで構成した積層型バリスタについても同
様の測定を行った。なお、この比較例の積層型バリスタ
の焼結体の組成はZnOに対して、Pr6O11、Co3O4、MgO、C
r2O3及びK2CO3を、Co、Mg、Cr及びＫに換算してそれぞ
れ0.5原子％、2.0原子％、0.1原子％、0.1原子％及び0.
1原子％の比率となるように添加したものである。（試
料番号10） 実施例４ ZnOに対してCo3O4、MgO、Cr2O3及びK2CO3をCo、Mg、C
r及びＫに換算して、それぞれ、2.0原子％、0.1原子
％、0.1原子％及び0.1原子％の比率となるように秤量し
て添加し、イオン交換水を用いてボールミルで24時間混
合した。次いで濾過・乾燥し、700〜900℃で２時間仮焼
した後、再度粉砕した。
を含有させないで構成した積層型バリスタについても同
様の測定を行った。なお、この比較例の積層型バリスタ
の焼結体の組成はZnOに対して、Pr6O11、Co3O4、MgO、C
r2O3及びK2CO3を、Co、Mg、Cr及びＫに換算してそれぞ
れ0.5原子％、2.0原子％、0.1原子％、0.1原子％及び0.
1原子％の比率となるように添加したものである。（試
料番号10） 実施例４ ZnOに対してCo3O4、MgO、Cr2O3及びK2CO3をCo、Mg、C
r及びＫに換算して、それぞれ、2.0原子％、0.1原子
％、0.1原子％及び0.1原子％の比率となるように秤量し
て添加し、イオン交換水を用いてボールミルで24時間混
合した。次いで濾過・乾燥し、700〜900℃で２時間仮焼
した後、再度粉砕した。
粉砕された原料に有機質バインダを混合し、ドクター
ブレード法により10μｍの厚みの均一なグリーンシート
を形成した後、該グリーンシートを矩形状に切断した。
ブレード法により10μｍの厚みの均一なグリーンシート
を形成した後、該グリーンシートを矩形状に切断した。
一方、Ptにビヒクルを混合してなるペーストにPr6O11
を0.01〜10重量％添加して導電ペーストを作成した。そ
して、実施例２と同様にして、上記グリーンシート上面
に導電ペーストをスクリーン印刷した。このようにし
て、第３図（ｂ）〜（ｄ）に示すグリーンシート12〜14
を得た。さらに、実施例２と同様にセラミックグリーン
シート11〜14を重ね、2t/cm2の圧力で圧着して所定の大
きさに切断した。この積層体の端面に、前述の10μｍの
厚みのグリーンシートを80℃にて50kg/cm2の圧力で30秒
熱圧着した後、空気中で1100〜1300℃で３時間焼成し
た。
を0.01〜10重量％添加して導電ペーストを作成した。そ
して、実施例２と同様にして、上記グリーンシート上面
に導電ペーストをスクリーン印刷した。このようにし
て、第３図（ｂ）〜（ｄ）に示すグリーンシート12〜14
を得た。さらに、実施例２と同様にセラミックグリーン
シート11〜14を重ね、2t/cm2の圧力で圧着して所定の大
きさに切断した。この積層体の端面に、前述の10μｍの
厚みのグリーンシートを80℃にて50kg/cm2の圧力で30秒
熱圧着した後、空気中で1100〜1300℃で３時間焼成し
た。
得られた焼結体の端面にAlペーストを塗布し、850℃
で10分間熱処理した後、端面にAgペーストを塗布し600
℃で10分間焼き付け、低抵抗セラミック層を形成した。
で10分間熱処理した後、端面にAgペーストを塗布し600
℃で10分間焼き付け、低抵抗セラミック層を形成した。
このようにして作製した本実施例の積層型バリスタ
（第５図の構造を有する）について、バリスタ電圧
V1mA、電圧非直線係数α10 -7／10 -6 A，α10 -3／10 -2 A、
及び８×20μ秒の波形を有する300A三角電流波を５分間
隔で２回印加した時のバリスタ電圧V1mAの変化を、第３
表に示す。
（第５図の構造を有する）について、バリスタ電圧
V1mA、電圧非直線係数α10 -7／10 -6 A，α10 -3／10 -2 A、
及び８×20μ秒の波形を有する300A三角電流波を５分間
隔で２回印加した時のバリスタ電圧V1mAの変化を、第３
表に示す。
また、比較のために内部電極に希土類元素の酸化物を
含有しない積層型バリスタについても同様の測定を行っ
た。なお、この積層型バリスタの焼結体の組成はZnOに
対して、Pr6O11、Co3O4、MgO、Cr2O3及びK2CO3をCo,Mg,
Cr及びＫに換算してそれぞれ0.5原子％、2.0原子％、0.
1原子％、0.1原子％及び0.1原子％の比率となるように
添加したものである。（試料番号20） なお、第３表中、＊印は、希土類酸化物としてのPr6O
11含有量が0.01〜10重量％の範囲外の電極材を用いた試
料であることを示す。
含有しない積層型バリスタについても同様の測定を行っ
た。なお、この積層型バリスタの焼結体の組成はZnOに
対して、Pr6O11、Co3O4、MgO、Cr2O3及びK2CO3をCo,Mg,
Cr及びＫに換算してそれぞれ0.5原子％、2.0原子％、0.
1原子％、0.1原子％及び0.1原子％の比率となるように
添加したものである。（試料番号20） なお、第３表中、＊印は、希土類酸化物としてのPr6O
11含有量が0.01〜10重量％の範囲外の電極材を用いた試
料であることを示す。
実施例５ 内部電極材料として、Ptに対してPr6O11、La2O3、Sm2
O3及びCe2O3の希土類酸化物の中から少なくとも１種類
の希土類酸化物を1.0重量％、第４表に示すような組合
わせで添加したものを用いた。上記材料を主体とする導
電ペーストを用いた以外は実施例３と同様にして、積層
型バリスタの試料を作製した。この試料についても実施
例３と同様に測定を行い、結果を第４表に示した。
O3及びCe2O3の希土類酸化物の中から少なくとも１種類
の希土類酸化物を1.0重量％、第４表に示すような組合
わせで添加したものを用いた。上記材料を主体とする導
電ペーストを用いた以外は実施例３と同様にして、積層
型バリスタの試料を作製した。この試料についても実施
例３と同様に測定を行い、結果を第４表に示した。
第４表から明らかなように、内部電極中に含有させる
希土類酸化物としては、第１表に示したPr6O11に限ら
ず、La2O3、Sm2O3及びCe2O3の中から任意の少なくとも
１種類の希土類酸化物を含有させても同程度の特性を得
ることができる。
希土類酸化物としては、第１表に示したPr6O11に限ら
ず、La2O3、Sm2O3及びCe2O3の中から任意の少なくとも
１種類の希土類酸化物を含有させても同程度の特性を得
ることができる。
また、このことから、希土類酸化物は、上述したPr6O
11、La2O3、Sm2O3及びCe2O3に限られるものではなく、
本発明の主旨の範囲から出ない他の希土類（Nd、Pm、E
n、Gd、TB、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ｙ）酸化物
を用い得ることがわかる。
11、La2O3、Sm2O3及びCe2O3に限られるものではなく、
本発明の主旨の範囲から出ない他の希土類（Nd、Pm、E
n、Gd、TB、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ｙ）酸化物
を用い得ることがわかる。
第１図は本発明の一実施例による積層型バリスタの断面
図、第２図は従来の積層型バリスタの断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例の積層型バリスタを
得るためのセラミックグリーンシート及びその上に塗布
された導電ペーストの形状を示す各平面図、第４図は第
１図のIV−IV線に沿う断面図、第５図は本発明の他の実
施例の積層型バリスタの断面図である。 図において、20,30は積層型バリスタ、21a,21b,31a,31b
は第1,第２の外部電極、23〜26,33〜36は内部電極、27a
〜27f、37a〜37fは非接続型内部電極、38a,38bは低抵抗
セラミック層を示す。
図、第２図は従来の積層型バリスタの断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例の積層型バリスタを
得るためのセラミックグリーンシート及びその上に塗布
された導電ペーストの形状を示す各平面図、第４図は第
１図のIV−IV線に沿う断面図、第５図は本発明の他の実
施例の積層型バリスタの断面図である。 図において、20,30は積層型バリスタ、21a,21b,31a,31b
は第1,第２の外部電極、23〜26,33〜36は内部電極、27a
〜27f、37a〜37fは非接続型内部電極、38a,38bは低抵抗
セラミック層を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 晃慶 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 米田 康信 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平１−235204（ＪＰ，Ａ) 特開 昭56−23704（ＪＰ，Ａ) 特開 昭48−30079（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体セラミックスよりなる焼結体と、 前記焼結体内において半導体セラミック層を介して重な
り合うように、かつ厚み方向において交互に焼結体の両
端面に引出された複数の内部電極と、 前記焼結体の両端面に、それぞれ、形成された第1,第２
の外部電極と、 前記複数の内部電極間に半導体セラミック層を介して隔
てられて配置されており、かつ前記外部電極に電気的に
接続されないように配置された少なくとも１つの非接続
型内部電極とを備え、 前記内部電極と半導体セラミック層との界面並びに前記
非接続型内部電極と半導体セラミック層との界面に形成
されたショットキー障壁により電圧非直線性が与えられ
ており、 前記内部電極と非接続型内部電極との間の半導体セラミ
ック層、並びに前記非接続型内部電極間の半導体セラミ
ック層の半導体粒界数の最小値が２以下である、一体焼
結型の積層型バリスタ。 - 【請求項２】前記半導体セラミックスが酸化亜鉛を主成
分として構成されており、かつ前記内部電極及び非接続
型内部電極が、希土類酸化物を0.01〜10重量％含有する
金属材料により構成されていることを特徴とする請求項
１に記載の積層型バリスタ。 - 【請求項３】半導体セラミックスを主体とし、両端面か
ら該両端面近傍の領域に低抵抗セラミック層が設けられ
た焼結体と、 前記焼結体内において半導体セラミック層を介して重な
り合うように、かつ厚み方向において交互に両端面側の
低抵抗セラミック層に引出された複数の内部電極と、 前記焼結体の両端面に、それぞれ、形成された第1,第２
の外部電極と、 前記複数の内部電極間に半導体セラミック層を介して隔
てられて配置されており、かつ前記低抵抗セラミック層
に達しないように配置された少なくとも１つの非接続型
内部電極とを備え、 前記内部電極と半導体セラミック層との界面並びに前記
非接続型内部電極と半導体セラミック層との界面に形成
されたショットキー障壁により電圧非直線性が与えられ
ており、 前記内部電極と非接続型内部電極との間の半導体セラミ
ック層、並びに前記非接続型内部電極間の半導体セラミ
ック層の半導体粒界数の最小値が２以下である、一体焼
結型の積層型バリスタ。 - 【請求項４】前記半導体セラミックスが酸化亜鉛を主成
分として構成されており、かつ前記内部電極及び非接続
型内部電極が、希土類酸化物を0.01〜10重量％含有する
金属材料により構成されていることを特徴とする請求項
３に記載の積層型バリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302496A JP2556151B2 (ja) | 1989-11-21 | 1989-11-21 | 積層型バリスタ |
| US07/615,369 US5119062A (en) | 1989-11-21 | 1990-11-19 | Monolithic type varistor |
| DE4036997A DE4036997C2 (de) | 1989-11-21 | 1990-11-20 | Monolithischer Varistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302496A JP2556151B2 (ja) | 1989-11-21 | 1989-11-21 | 積層型バリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03161901A JPH03161901A (ja) | 1991-07-11 |
| JP2556151B2 true JP2556151B2 (ja) | 1996-11-20 |
Family
ID=17909659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302496A Expired - Lifetime JP2556151B2 (ja) | 1989-11-21 | 1989-11-21 | 積層型バリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5119062A (ja) |
| JP (1) | JP2556151B2 (ja) |
| DE (1) | DE4036997C2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2976046B2 (ja) * | 1991-06-27 | 1999-11-10 | 株式会社村田製作所 | チップバリスタ |
| JP2870317B2 (ja) * | 1992-09-03 | 1999-03-17 | 松下電器産業株式会社 | セラミック磁器素子の製造方法 |
| US5369390A (en) * | 1993-03-23 | 1994-11-29 | Industrial Technology Research Institute | Multilayer ZnO varistor |
| JP3631341B2 (ja) * | 1996-10-18 | 2005-03-23 | Ｔｄｋ株式会社 | 積層型複合機能素子およびその製造方法 |
| JP3223830B2 (ja) * | 1997-02-17 | 2001-10-29 | 株式会社村田製作所 | バリスタ素子の製造方法 |
| JP3393524B2 (ja) * | 1997-03-04 | 2003-04-07 | 株式会社村田製作所 | Ｎｔｃサーミスタ素子 |
| TW394961B (en) * | 1997-03-20 | 2000-06-21 | Ceratech Corp | Low capacitance chip varistor and fabrication method thereof |
| US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
| TW345665B (en) * | 1997-06-23 | 1998-11-21 | Nat Science Council | Zinc oxide varistor and multilayer chip varistor with low temperature sintering properties |
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