JPH10199709A - 積層型バリスタ - Google Patents
積層型バリスタInfo
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- JPH10199709A JPH10199709A JP226397A JP226397A JPH10199709A JP H10199709 A JPH10199709 A JP H10199709A JP 226397 A JP226397 A JP 226397A JP 226397 A JP226397 A JP 226397A JP H10199709 A JPH10199709 A JP H10199709A
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Abstract
(57)【要約】
【課題】サージ電流耐量の大きい小型の積層型バリスタ
を提供すること。 【解決手段】端子電極５、５と導通する内部電極と、バ
リスタ層２を積層焼結した積層型バリスタにおいて、第
１の内部電極３、３を端子電極５、５よりバリスタ層２
側に同一面上で延ばして間隔を設けて形成し、第２の内
部電極４を前記端子電極と離れて、かつ第１の内部電極
３、３の前記間隔を跨いで、この第１の内部電極とは異
なる面上に位置するように形成し、バリスタ層２を挟ん
でこの第１の内部電極３と第２の内部電極４を積層す
る。
を提供すること。 【解決手段】端子電極５、５と導通する内部電極と、バ
リスタ層２を積層焼結した積層型バリスタにおいて、第
１の内部電極３、３を端子電極５、５よりバリスタ層２
側に同一面上で延ばして間隔を設けて形成し、第２の内
部電極４を前記端子電極と離れて、かつ第１の内部電極
３、３の前記間隔を跨いで、この第１の内部電極とは異
なる面上に位置するように形成し、バリスタ層２を挟ん
でこの第１の内部電極３と第２の内部電極４を積層す
る。
Description
【０００１】
【発明の属する技術分野】本発明は積層型バリスタに係
り、特にサージ電流耐量の大きい積層型バリスタに関す
るものである。
り、特にサージ電流耐量の大きい積層型バリスタに関す
るものである。
【０００２】
【従来の技術】近年、電子機器の小型化、携帯化が進
み、それらに搭載される電子部品においても大幅に小型
化されている。特に携帯電話等に使用されている、ＩＣ
等の小電圧で駆動している部品に関しては、静電気等で
発生する異常電圧からこれを保護する必要があり、この
ため現在ではチップ型バリスタが一般的に使用されてい
る。
み、それらに搭載される電子部品においても大幅に小型
化されている。特に携帯電話等に使用されている、ＩＣ
等の小電圧で駆動している部品に関しては、静電気等で
発生する異常電圧からこれを保護する必要があり、この
ため現在ではチップ型バリスタが一般的に使用されてい
る。
【０００３】チップ型バリスタは単板タイプのものと、
積層タイプのものが知られている。単板タイプのもの
は、バリスタ機能を有する基板の両主面に端部より延び
る銀を主成分とした電極を形成した構造であり、例えば
実公昭５７−４２１６３号公報に記載されている。
積層タイプのものが知られている。単板タイプのもの
は、バリスタ機能を有する基板の両主面に端部より延び
る銀を主成分とした電極を形成した構造であり、例えば
実公昭５７−４２１６３号公報に記載されている。
【０００４】また積層タイプのものは、バリスタ機能を
有するグリーンシートに電極を形成し、これらを積層し
てバリスタを構成するものであり、例えば特開平５−２
１２１１号公報、特開平５−２２６１１６号公報、特開
平６−１２０００７号公報に記載されている。
有するグリーンシートに電極を形成し、これらを積層し
てバリスタを構成するものであり、例えば特開平５−２
１２１１号公報、特開平５−２２６１１６号公報、特開
平６−１２０００７号公報に記載されている。
【０００５】積層タイプのものも、内部電極が両端子電
極より内側に延びる構造のものであり、バリスタ層を挟
んで交互に積層されている。
極より内側に延びる構造のものであり、バリスタ層を挟
んで交互に積層されている。
【０００６】
【発明が解決しようとする課題】ところで、従来のチッ
プ型のバリスタは、前記の如く、電極が重なり構造のた
めエネルギ−耐量が小さく、サージや静電気等の異常電
圧に対してＩＣ等を保護できないという問題があった。
これらの改善策として、チップ型のバリスタを複数個並
列接続したり、電極の重なり面積を大きくする等の手法
を用いていた。しかしこれらの改善策は製品の大型化及
び特性の変化等の問題があった。
プ型のバリスタは、前記の如く、電極が重なり構造のた
めエネルギ−耐量が小さく、サージや静電気等の異常電
圧に対してＩＣ等を保護できないという問題があった。
これらの改善策として、チップ型のバリスタを複数個並
列接続したり、電極の重なり面積を大きくする等の手法
を用いていた。しかしこれらの改善策は製品の大型化及
び特性の変化等の問題があった。
【０００７】そこで本発明では同じ体積で当初の特性つ
まりバリスタ電圧と非直線係数（α）を変化させないで
サージ耐量の大きい積層チップ型のバリスタの提供する
ことを目的とする。
まりバリスタ電圧と非直線係数（α）を変化させないで
サージ耐量の大きい積層チップ型のバリスタの提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】この目的を構成するた
め、本発明の積層型バリスタでは、端子電極及びこの端
子電極と導通する内部電極と、バリスタ層を積層焼結し
た積層型バリスタにおいて、第１の内部電極を端子電極
よりバリスタ層側に同一面上で延ばして間隔を設けて形
成し、第２の内部電極を、前記端子電極と離れて、かつ
第１の内部電極の前記間隔を跨いで、この第１の内部電
極とは異なる面上に位置するように形成し、バリスタ層
を挟んでこの第１の内部電極と第２の内部電極を積層し
たものである。
め、本発明の積層型バリスタでは、端子電極及びこの端
子電極と導通する内部電極と、バリスタ層を積層焼結し
た積層型バリスタにおいて、第１の内部電極を端子電極
よりバリスタ層側に同一面上で延ばして間隔を設けて形
成し、第２の内部電極を、前記端子電極と離れて、かつ
第１の内部電極の前記間隔を跨いで、この第１の内部電
極とは異なる面上に位置するように形成し、バリスタ層
を挟んでこの第１の内部電極と第２の内部電極を積層し
たものである。
【０００９】
【作用】このように、積層チップ型の内部電極を、本発
明によれば、上記の如く、第１の内部電極を端子電極よ
りバリスタ層側に同一面上で延ばして間隔を設けて形成
し、第２の内部電極を、その端子が前記端子電極と離れ
て、かつ第１の内部電極の前記間隔を跨いで、この第１
の内部電極とは異なる面上に位置するように形成し、バ
リスタ層を挟んでこの第１の内部電極と第２の内部電極
を積層することにより、後述するようにバリスタ層を薄
くすることができ、その結果層数を増加させることが可
能となり、内部電極の重なり面積を大幅に増加させるこ
とができる。
明によれば、上記の如く、第１の内部電極を端子電極よ
りバリスタ層側に同一面上で延ばして間隔を設けて形成
し、第２の内部電極を、その端子が前記端子電極と離れ
て、かつ第１の内部電極の前記間隔を跨いで、この第１
の内部電極とは異なる面上に位置するように形成し、バ
リスタ層を挟んでこの第１の内部電極と第２の内部電極
を積層することにより、後述するようにバリスタ層を薄
くすることができ、その結果層数を増加させることが可
能となり、内部電極の重なり面積を大幅に増加させるこ
とができる。
【００１０】これにより、同じ形状寸法で当初の特性を
変化させることなくサージ耐量の大きい積層チップ型の
バリスタを提供することができる。
変化させることなくサージ耐量の大きい積層チップ型の
バリスタを提供することができる。
【００１１】
【発明の実施の形態】以下、本発明の一実施例について
図１にもとづき詳述する。図１（Ａ）は本発明の一実施
例の積層板バリスタ１の内部構造を示す断面図であり、
図１（Ｂ）はその斜視図である。図１（Ｂ）におけるＡ
−Ａ′部分の断面図を図１（Ａ）に示す。
図１にもとづき詳述する。図１（Ａ）は本発明の一実施
例の積層板バリスタ１の内部構造を示す断面図であり、
図１（Ｂ）はその斜視図である。図１（Ｂ）におけるＡ
−Ａ′部分の断面図を図１（Ａ）に示す。
【００１２】図１において、１は本発明の積層型バリス
タ、２はバリスタ層、３は第１の内部電極、４は第２の
内部電極、５は外部端子電極、６は保護層である。本実
施例の積層型バリスタ１の製造方法について説明する。
バリスタ層２を構成する主成分の酸化亜鉛（ＺｎＯ）９
８．１７ｗｔ％に対して、酸化コバルト（ＣｏＯ）１．
２ｗｔ％、酸化プラセオジウム（Ｐｒ6 Ｏ11）０．５ｗ
ｔ％、炭酸カルシウム（ＣａＣＯ3 ）０．１ｗｔ％、酸
化ケイ素（ＳｉＯ2 ）０．０３ｗｔ％の割合になるよう
に秤量を行った。
タ、２はバリスタ層、３は第１の内部電極、４は第２の
内部電極、５は外部端子電極、６は保護層である。本実
施例の積層型バリスタ１の製造方法について説明する。
バリスタ層２を構成する主成分の酸化亜鉛（ＺｎＯ）９
８．１７ｗｔ％に対して、酸化コバルト（ＣｏＯ）１．
２ｗｔ％、酸化プラセオジウム（Ｐｒ6 Ｏ11）０．５ｗ
ｔ％、炭酸カルシウム（ＣａＣＯ3 ）０．１ｗｔ％、酸
化ケイ素（ＳｉＯ2 ）０．０３ｗｔ％の割合になるよう
に秤量を行った。
【００１３】この粉末に有機バインダ、有機溶剤、有機
可塑剤を加え、ボール・ミルで２０時間混合、粉砕を行
い、スラリ−を作成した。このスラリーをドクターブレ
ード法によってポリエチレンテレフタレートベースフィ
ルム上に３０μｍの厚さのグリーンシートを作成した。
次いでベースフィルムからグリーンシートを用いて保護
層６を積層し、その後バリスタ層２と第１の内部電極
３、第２の内部電極４を積層した。
可塑剤を加え、ボール・ミルで２０時間混合、粉砕を行
い、スラリ−を作成した。このスラリーをドクターブレ
ード法によってポリエチレンテレフタレートベースフィ
ルム上に３０μｍの厚さのグリーンシートを作成した。
次いでベースフィルムからグリーンシートを用いて保護
層６を積層し、その後バリスタ層２と第１の内部電極
３、第２の内部電極４を積層した。
【００１４】このとき、第１の内部電極３と第２の内部
電極４の材料にはパラジウムペーストを用い、スクリー
ン印刷にて所望の層数形状になるように印刷・積層を行
った。その上に保護層６を積層し、加熱圧着した後所定
の形状になるように切断してグリーンチップとした。
電極４の材料にはパラジウムペーストを用い、スクリー
ン印刷にて所望の層数形状になるように印刷・積層を行
った。その上に保護層６を積層し、加熱圧着した後所定
の形状になるように切断してグリーンチップとした。
【００１５】このグリーンチップを３５０℃で２時間の
条件で脱バインダーを行った後に、約１２６０℃で約４
時間焼成して焼結体とした。それからこの焼結体の両端
面に外部端子電極材料として、銀・パラジウムペースト
を塗布、乾燥した後約８００℃で焼き付けて外部端子電
極５、５を形成し、積層型バリスタ１を得た。
条件で脱バインダーを行った後に、約１２６０℃で約４
時間焼成して焼結体とした。それからこの焼結体の両端
面に外部端子電極材料として、銀・パラジウムペースト
を塗布、乾燥した後約８００℃で焼き付けて外部端子電
極５、５を形成し、積層型バリスタ１を得た。
【００１６】以上の手順により作成された試料につい
て、それぞれバリスタ電圧及びサージ電流耐量を測定し
た。バリスタ電圧は電流が１ｍＡ流れるときの電圧で表
わし、Ｖ１ｍＡと表記している。
て、それぞれバリスタ電圧及びサージ電流耐量を測定し
た。バリスタ電圧は電流が１ｍＡ流れるときの電圧で表
わし、Ｖ１ｍＡと表記している。
【００１７】サージ電流耐量は、８／２０μｓの波形、
つまり図１（Ｃ）に示す如く、サージ電圧が初めの８μ
ｓの時点でピーク値の９０％、２０μｓの時点でピーク
後の減衰が５０％の波形であって波高値をステップアッ
プして破壊したときの最大電流値を示し、３０個の平均
値を表１の試料１として示した。
つまり図１（Ｃ）に示す如く、サージ電圧が初めの８μ
ｓの時点でピーク値の９０％、２０μｓの時点でピーク
後の減衰が５０％の波形であって波高値をステップアッ
プして破壊したときの最大電流値を示し、３０個の平均
値を表１の試料１として示した。
【００１８】なお、図１（Ａ）において、Ｇ1 及びＧ2
は第２の内部電極４の端部と外部端子電極５、５との間
隔であり、通常はバリスタ層の厚みｔよりも大きくす
る。またＧ3 は第１の内部電極３、３間の間隔で、これ
もまたバリスタ層の厚みｔよりも大きくする。
は第２の内部電極４の端部と外部端子電極５、５との間
隔であり、通常はバリスタ層の厚みｔよりも大きくす
る。またＧ3 は第１の内部電極３、３間の間隔で、これ
もまたバリスタ層の厚みｔよりも大きくする。
【００１９】従来の積層型バリスタでは、図２（Ａ）に
示す如く、１対の電極がバリスタ層を挟んでｔ1 だけ離
れていたのでバリスタ電圧はこのｔ1 で決まる。しかし
本発明では、図２（Ｂ）に示す如く、電極が分割されて
いるので電極距離をｔ2 とするときバリスタ電圧は２ｔ
2 で決まるので、図２（Ｂ）の場合はバリスタ層の厚み
を図２（Ａ）の１／２にしても、ｔ1 ＝２ｔ2 となり、
同じバリスタ電圧のものを得ることができる。このよう
にして本発明ではバリスタ層を薄くすることができ、分
割数を増す程バリスタ層を薄くすることができる。
示す如く、１対の電極がバリスタ層を挟んでｔ1 だけ離
れていたのでバリスタ電圧はこのｔ1 で決まる。しかし
本発明では、図２（Ｂ）に示す如く、電極が分割されて
いるので電極距離をｔ2 とするときバリスタ電圧は２ｔ
2 で決まるので、図２（Ｂ）の場合はバリスタ層の厚み
を図２（Ａ）の１／２にしても、ｔ1 ＝２ｔ2 となり、
同じバリスタ電圧のものを得ることができる。このよう
にして本発明ではバリスタ層を薄くすることができ、分
割数を増す程バリスタ層を薄くすることができる。
【００２０】本発明の第２実施例を図３に示す。図３に
おいては、バリスタ層２の層数が６つまり図１の第１実
施例の３倍の例を示すものであり、それ以外は同様に構
成されている。そして第１実施例と同様にテストを行っ
てその３０個の平均値を表１の試料２として示した。
おいては、バリスタ層２の層数が６つまり図１の第１実
施例の３倍の例を示すものであり、それ以外は同様に構
成されている。そして第１実施例と同様にテストを行っ
てその３０個の平均値を表１の試料２として示した。
【００２１】
【表１】
【００２２】図５は比較例としての従来の積層形バリス
タ１０の構造を示すものである。図１に示す一実施例と
同一記号は同一部分を示し、７、７′は内部電極であっ
て、いずれも左または右の外部端子電極５と接続されて
いる。また６は保護層である。
タ１０の構造を示すものである。図１に示す一実施例と
同一記号は同一部分を示し、７、７′は内部電極であっ
て、いずれも左または右の外部端子電極５と接続されて
いる。また６は保護層である。
【００２３】図１に説明した本発明の一実施例に使用し
たものと同じ材料のグリーンシートを用いて保護層６を
積層し、バリスタ層２と内部電極７、７′を所望の層
数、形状になるように印刷・積層した。そして上方の保
護層６を最後に積層後、これらを加熱圧着し、所望の形
状に切断し、脱バインダーを行ない、約１２６０℃で約
４時間焼成して焼結体を得て、その両端面に銀・パラジ
ウムペーストを塗布、乾燥後約８００℃で焼き付け外部
端子電極５、５を形成して、図５に示す従来例の試料を
作製した。
たものと同じ材料のグリーンシートを用いて保護層６を
積層し、バリスタ層２と内部電極７、７′を所望の層
数、形状になるように印刷・積層した。そして上方の保
護層６を最後に積層後、これらを加熱圧着し、所望の形
状に切断し、脱バインダーを行ない、約１２６０℃で約
４時間焼成して焼結体を得て、その両端面に銀・パラジ
ウムペーストを塗布、乾燥後約８００℃で焼き付け外部
端子電極５、５を形成して、図５に示す従来例の試料を
作製した。
【００２４】これを前記と同様にしてバリスタ電圧とサ
ージ電流耐量を確認し、その結果を表１の試料３、４に
示す。なお図５は層数が１の場合を例示したものであ
る。表１においてＬ、Ｗ、Ｔは、積層型バリスタの外観
寸法である。そしてｔはバリスタ層の厚さである。表１
により明らかなようにバリスタ層の厚さｔは図１が試料
３で示される図５の場合の１／２であり、表１において
各試料の外観寸法は同一である。
ージ電流耐量を確認し、その結果を表１の試料３、４に
示す。なお図５は層数が１の場合を例示したものであ
る。表１においてＬ、Ｗ、Ｔは、積層型バリスタの外観
寸法である。そしてｔはバリスタ層の厚さである。表１
により明らかなようにバリスタ層の厚さｔは図１が試料
３で示される図５の場合の１／２であり、表１において
各試料の外観寸法は同一である。
【００２５】表１より明らかなように、本発明の第１実
施例である試料１は比較例である試料３に比べてサージ
電流耐量が２．１４倍もあることがわかる。また本発明
の第２実施例である試料２は比較例である試料４に比べ
てサージ電流耐量が約２．１５倍大きくなっていること
がわかる。
施例である試料１は比較例である試料３に比べてサージ
電流耐量が２．１４倍もあることがわかる。また本発明
の第２実施例である試料２は比較例である試料４に比べ
てサージ電流耐量が約２．１５倍大きくなっていること
がわかる。
【００２６】本発明の第３実施例を図４にもとづき説明
する。図４において図１と同記号は同一部分を示す。第
３実施例に示す積層型バリスタ２０では電極部分が外部
端子電極５、５と接続されている第１の内部電極１１、
１１とその中間に位置する内部中間電極１２と、第１の
内部電極１１と内部中間電極１２間の間隔部分を跨いで
位置する第２の内部電極１３、１３により形成されてい
る。これらの各内部電極及び内部中間電極は、図１に示
す各内部電極と同様にパラジウムにより構成され、また
バリスタ層２、外部端子電極５、保護層６等は、これま
た図１に示す実施例と同様に構成される。
する。図４において図１と同記号は同一部分を示す。第
３実施例に示す積層型バリスタ２０では電極部分が外部
端子電極５、５と接続されている第１の内部電極１１、
１１とその中間に位置する内部中間電極１２と、第１の
内部電極１１と内部中間電極１２間の間隔部分を跨いで
位置する第２の内部電極１３、１３により形成されてい
る。これらの各内部電極及び内部中間電極は、図１に示
す各内部電極と同様にパラジウムにより構成され、また
バリスタ層２、外部端子電極５、保護層６等は、これま
た図１に示す実施例と同様に構成される。
【００２７】そして前記と同様にバリスタ電圧及びサー
ジ電流耐量を確認し、その結果を表１の試料５、６に示
す。この試料５は比較例である試料３に比べてサージ電
流耐量が約４．４２倍と大きい。また試料６も比較例で
ある試料４に比べてサージ電流耐量が約４．４倍と大き
くなる。
ジ電流耐量を確認し、その結果を表１の試料５、６に示
す。この試料５は比較例である試料３に比べてサージ電
流耐量が約４．４２倍と大きい。また試料６も比較例で
ある試料４に比べてサージ電流耐量が約４．４倍と大き
くなる。
【００２８】本発明によりバリスタ層を薄くし、図４に
示す如く、第１内部電極、及び第２内部電極の分割数を
多くすることによりサージ電流耐量を向上することがで
きる。
示す如く、第１内部電極、及び第２内部電極の分割数を
多くすることによりサージ電流耐量を向上することがで
きる。
【００２９】本発明においてバリスタ層数や厚み、電極
の分割数は前記各実施例に限定されるものではなく、適
宜変更できるものである。例えば電極の分割数を増す程
バリスタ層を薄くでき、小型化できる。
の分割数は前記各実施例に限定されるものではなく、適
宜変更できるものである。例えば電極の分割数を増す程
バリスタ層を薄くでき、小型化できる。
【００３０】
【発明の効果】本発明によれば内部電極を分割し、また
バリスタ層を薄くすることによりバリスタ電圧を変えず
にサージ電流耐量を向上することができる。また形状寸
法を大きくすることなく、サージ電流耐量を向上するこ
とができるので、小型、低コストの積層型バリスタを提
供することができる。
バリスタ層を薄くすることによりバリスタ電圧を変えず
にサージ電流耐量を向上することができる。また形状寸
法を大きくすることなく、サージ電流耐量を向上するこ
とができるので、小型、低コストの積層型バリスタを提
供することができる。
【図１】本発明の第１実施例である。
【図２】本発明の動作説明図である。
【図３】本発明の第２実施例である。
【図４】本発明の第３実施例である。
【図５】従来例である。
１、１０、２０ 積層型バリスタ ２ バリスタ層 ３、１１ 第１の内部電極 ４、１３ 第２の内部電極 ５ 外部端子電極 ６ 保護層 ７、７′ 内部電極 １２ 内部中間電極
Claims (2)
- 【請求項１】端子電極及びこの端子電極と導通する内部
電極と、バリスタ層を積層焼結した積層型バリスタにお
いて、 第１の内部電極を端子電極よりバリスタ層側に同一面上
で延ばして間隔を設けて形成し、 第２の内部電極を前記端子電極と離れて、かつ第１の内
部電極の前記間隔を跨いで、この第１の内部電極とは異
なる面上に位置するように形成し、 バリスタ層を挟んでこの第１の内部電極と第２の内部電
極を積層したことを特徴とする積層型バリスタ。 - 【請求項２】端子電極及びこの端子電極と導通する内部
電極と、バリスタ層を積層焼結した積層型バリスタにお
いて、 第１の内部電極を端子電極よりバリスタ層側に同一面上
で延ばして間隔を設けて形成し、 中間内部電極をこの間隔内に配置し、 第２の内部電極を前記第１の内部電極と中間内部電極の
間隔を跨いでかつ前記第１の内部電極とは異なる面上で
位置するように形成し、 バリスタ層を挟んでこの第１の内部電極と、中間内部電
極と、第２の内部電極を積層したことを特徴とする積層
型バリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP226397A JPH10199709A (ja) | 1997-01-09 | 1997-01-09 | 積層型バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP226397A JPH10199709A (ja) | 1997-01-09 | 1997-01-09 | 積層型バリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199709A true JPH10199709A (ja) | 1998-07-31 |
Family
ID=11524493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP226397A Pending JPH10199709A (ja) | 1997-01-09 | 1997-01-09 | 積層型バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199709A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507069A (ja) * | 1999-07-06 | 2004-03-04 | エプコス アクチエンゲゼルシャフト | 低容量多層バリスタ |
| JP2013539605A (ja) * | 2010-09-09 | 2013-10-24 | エプコス アーゲー | 抵抗素子及びその製造方法 |
| CN105470685A (zh) * | 2015-07-01 | 2016-04-06 | 阿莫泰克有限公司 | 触电保护用电流接触器及具有其的便携式电子装置 |
| CN105591375A (zh) * | 2014-11-20 | 2016-05-18 | 阿莫泰克有限公司 | 触电保护器件及具有其的便携式电子装置 |
| CN108141993A (zh) * | 2015-10-28 | 2018-06-08 | 阿莫泰克有限公司 | 触电保护装置 |
| CN110520951A (zh) * | 2017-03-29 | 2019-11-29 | 阿莫技术有限公司 | 触电保护元件、其制造方法及具备其的便携式电子装置 |
| CN114270455A (zh) * | 2019-11-08 | 2022-04-01 | Tdk电子股份有限公司 | 包括浮置或虚设或分离的内部电极的压敏电阻器 |
-
1997
- 1997-01-09 JP JP226397A patent/JPH10199709A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507069A (ja) * | 1999-07-06 | 2004-03-04 | エプコス アクチエンゲゼルシャフト | 低容量多層バリスタ |
| JP2013539605A (ja) * | 2010-09-09 | 2013-10-24 | エプコス アーゲー | 抵抗素子及びその製造方法 |
| US8947193B2 (en) | 2010-09-09 | 2015-02-03 | Epcos Ag | Resistance component and method for producing a resistance component |
| CN105591375B (zh) * | 2014-11-20 | 2018-04-27 | 阿莫泰克有限公司 | 触电保护器件及具有其的便携式电子装置 |
| CN105591375A (zh) * | 2014-11-20 | 2016-05-18 | 阿莫泰克有限公司 | 触电保护器件及具有其的便携式电子装置 |
| US10222838B2 (en) | 2014-11-20 | 2019-03-05 | Amotech Co., Ltd. | Electric shock device and portable electronic device including the same |
| CN105470685A (zh) * | 2015-07-01 | 2016-04-06 | 阿莫泰克有限公司 | 触电保护用电流接触器及具有其的便携式电子装置 |
| EP3128620A4 (en) * | 2015-07-01 | 2018-02-21 | Amotech Co. Ltd. | Electric shock-preventing contactor and portable electronic device having same |
| WO2017003001A1 (ko) * | 2015-07-01 | 2017-01-05 | 주식회사 아모텍 | 감전보호용 컨택터 및 이를 구비한 휴대용 전자장치 |
| CN108141993A (zh) * | 2015-10-28 | 2018-06-08 | 阿莫泰克有限公司 | 触电保护装置 |
| CN108141993B (zh) * | 2015-10-28 | 2019-09-03 | 阿莫泰克有限公司 | 触电保护装置 |
| CN110520951A (zh) * | 2017-03-29 | 2019-11-29 | 阿莫技术有限公司 | 触电保护元件、其制造方法及具备其的便携式电子装置 |
| CN114270455A (zh) * | 2019-11-08 | 2022-04-01 | Tdk电子股份有限公司 | 包括浮置或虚设或分离的内部电极的压敏电阻器 |
| JP2022546809A (ja) * | 2019-11-08 | 2022-11-09 | テーデーカー エレクトロニクス アーゲー | バリスタ |
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