JP2643193B2

JP2643193B2 - ３端子型複合機能素子

Info

Publication number: JP2643193B2
Application number: JP62264853A
Authority: JP
Inventors: 政彦川瀬; 和敬中村; 浩明平; 国三郎伴野; 行雄坂部
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH01107511A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば電子機器に発生する高周波・低周波
のノイズを吸収するために採用される電子部品素子に関
し、特に上記高周波・低周波のノイズ吸収機能を１つの
素子によって実現でき、しかも実装スペースを縮小でき
るように開発された新規な複合機能素子に関する。

〔従来の技術〕

一般に、IC,LSI等の半導体素子が多数採用される低電
圧機器では、該機器の回路や半導体素子に規定値を越え
た過電圧が加わるのを防止したり、電源ラインから入り
込む高周波数・低周波のノイズを除去したりする、いわ
ゆるサージ対策，ノイズ対策が不可欠になっている。な
お、通常ノイズにはサージ成分が含まれている。このよ
うな低電圧回路における高周波・低周波のノイズ吸収素
子として、ディスクタイプのバリスタ，コンデンサ，ツ
ェナーダイオード等が採用されている。ところが、上記
バリスタはサージ耐量が大きいことから低周波サージ吸
収には強いものの高周波ノイズ吸収には弱く、またコン
デンサ，ツェナーダイオードは高周波ノイズ吸収には適
しているものの低周波サージ吸収保護には弱いという特
性を有している。従って、従来、上記高周波・低周波の
ノイズ，サージの両方の吸収能力を向上させるために、
上記バリスタ，コンデンサ，ツェナーダイオードを２
段，又は３段階に組み合わせて使用するようにしてい
る。

〔発明が解決しようとする問題点〕

上記高周波・低周波のノイズ，サージの両吸収能力を
向上させるために、例えば、ディスク型バリスタとコン
デンサとをリード線を用いて並列接続することが考えら
れるが、この場合、このような単なる並列接続体では低
周波ノイズから高周波ノイズまでを効果的に吸収するの
は困難である。即ち、例えばこの並列接続体に50V/1μs
ec程度の矩形波を印加した場合、先頭波が生じるととも
に、続流が大きくなるる。これは両者を接続するリード
線のリアクタンスＬが起因してそれぞれの機能がバラバ
ラに作用し、特性がアンバランスになるためと考えら
れ、結局上記単なる並列接続ではそれほどの効果が期待
できない。

また、近年、上記電子機器の小型化，薄形化が進むな
かで、該機器を構成する電子部品等についても小形，薄
形化あるいは複合化が要請されている。ところが、上記
従来のサージ，ノイズ対策用としてバリスタやコンデン
サ，ツェナダイオードを並列接続等によって組み合わせ
た場合、それだけ部品点数が増えるとともに、回路基板
上に実装する場合のスペースが拡大し、上記小形化等の
要請に充分応えられないという問題点もある。

本発明の目的は、上記要請に応えるためになされたも
ので、電子機器に発生する高周波・低周波のノイズ，サ
ージ吸収能力に優れ、かつ小型化，薄形化の要請に応え
られる全く新規な構造の３端子型複合機能素子を提供す
ることにある。

〔問題点を解決するための手段〕

そこで、本発明は、バリスタ機能を有するバリスタセ
ラミック層とコンデンサ機能を有するコンデンサセラミ
ック層とが内部電極を介して交互に積層され一体焼成さ
れた積層体であって、上記内部電極として第１〜第３内
部電極を備え、該各第１〜第３内部電極はそれぞれ上記
積層体の第１〜第３表面に導出されるととともに、該各
導出部にそれぞれ第１〜第３端子電極が形成されている
ことを特徴とする３端子型複合機能素子である。

また、本発明の３端子型複合機能素子には、上記各セ
ラミクス層の積層順序及び内部電極の導出位置の組み合
わせによって、例えば第４図（ａ），第５図（ｂ）に示
すような各種の等価回路を有するものが考えられる。

〔作用〕

本発明に係る３端子型複合機能素子によれば、各セラ
ミクス層として、バリスタセラミクス層及びコンデンサ
セラミクス層を備えたので、高周波・低周波のノイズ吸
収，サージ吸収の能力を１つの素子によって実現でき
る。つまり、コンデンサセラミクス層が高周波ノイズ吸
収素子として機能し、バリスタセラミクス層が低周波の
サージ吸収素子として機能することとなる。この場合、
コンデンサセラミクス層と、バリスタセラミクス層との
境界部分では両素子が内部電極を共用するので、上述の
並列接続体のようなリード線のＬに起因する問題が生じ
ることはない。その結果、単体で高周波・低周波のノイ
ズ，サージの両方を確実に吸収でき、先頭波形の発生を
防止できるとともに、続流を抑制できる。

また、本発明は、上記第１〜第３内部電極をそれぞれ
積層体の第１〜第３表面に導出するとともに、該各導出
部に第１〜第３端子電極を形成したので、該素子を回路
基板上に実装する場合は、上記各端子電極と配線パター
ンとを直接接続すればよいから、表面実装型のチップ化
が実現できる。また、これにより上述のバリスタとコン
デンサ等とを組み合わせて使用した場合に比べて、部品
点数を削減できるとともに、各部品を接続するリード線
を省略できる分だけ実装スペースを縮小でき、その結果
上述した電子機器の小型化，薄形化の要請に応えられ
る。

また、本発明は上述のように、各セラミクス層の積層
順序等によって各種の等価回路を有するものが容易に得
られ、サージ，ノイズの侵入方向，大きさ等に応じた最
適の回路設計が可能となる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図ないし第４図は本発明の第１実施例による３端
子型複合機能素子を説明するための図である。

図において、１は本実施例の３端子型複合機能素子で
あり、これの外形は幅w1.6mm,高さh1.2mm,長さl3.2mm程
度の直方体状のものである。この複合機能素子１は、セ
ラミクス層と内部電極とを交互に積層して、一体焼成さ
れたセラミクス焼結体４の表面にそれぞれ第１〜第３端
子電極5,6,7を被覆形成して構成されている。

上記セラミクス層は、バリスタとして機能するバリス
タセラミクス層８又はコンデンサとして機能するコンデ
ンサセラミクス層９のいずれかであり、また、上記内部
電極は、上から順に第１〜第３内部電極3a,3b,3cとなっ
ており、一対の電極によって上記各セラミクス層8,又は
９を挟んでいる。なお、上記焼結体４の上，下面部分は
ダミーとしてのセラミクス層10で覆われている。

上記第１内部電極3aは一辺部は上記焼結体４の第１端
面4aに導出され、上記第２内部電極3bの一辺部は焼結体
４の上記第１端面4aと対向する第２端面4bに導出され、
上記第３内部電極3cの一辺部は上記焼結体４の第３端面
4cに導出されている。これにより上記焼結体４の第1,第
２端面4a,4b及び第３端面4cの表面には、上記各第１〜
第３内部電極3a,3b,3cの一辺部が露出しており、残りの
辺部分は全て焼結体４内に埋設されていることになる。

さらに、上記焼結体４の第1,第２端面4a,4bにはそれ
ぞれ第1,第２端子電極5,6が該各端面4a,4bを覆うように
形成されており、第３端面4cには第３端子電極７が上記
焼結体４の外表面を巻回して形成されている。これによ
り上記各第１〜第３内部電極3a〜3cは各第１〜第３端子
電極5,6,7に接続されており、第４図（ａ）にその等価
回路を示すように上記第２端子電極６を有するバリスタ
と、第３端子電極７を有するコンデンサとの接続部に第
１端子電極５が接続された３端子型複合機能素子１が構
成されている。

次に本実施例の３端子型複合機能素子１の製造方法に
ついて説明する。

まず、ZnOを主成分とし、これにBi₂O₃,CoO,MnO,Sb₂
O₅等の粉末を目的に応じてブレンドし、バインダで練り
合わせてなるスラリー状のバリスタ用セラミクス材料を
生成し、該各セラミクス材料をドクターブレード法によ
って、所定の均一厚さ（例えば10〜200μｍ）のグリー
ンシートに形成する。また、同様にして、ZnOを主成分
とするコンデンサ用セラミクス材料でグリーンシートを
形成する。

次に、上記各グリーンシートの上面に、ペースト状
のAg−Pd膜,Pt膜をスクリーン印刷して内部電極を形成
した後、該各シートを所定の大きさに切断する。

そして、上記切断された各グリーンシートを、コン
デンサ用セラミクスシートとバリスタ用セラミクスシー
トとが交互に重なり、かつ上記内部電極が該各シートを
挟んで対向するとともに、上記シートの両端面及び側端
面に交互に露出するように積層する。そしてさらにこの
積層されたシートの上，下にダミーとしてのセラミクス
シートを重ね合わせて積層体を形成する。次に、この積
層体をプレスによって積層方向に圧着した後、所定寸法
に切断する。するとこれにより、内部電極は、該積層体
の両端面及び側面に位置する部分のみが外方に露出し、
残りの部分は上記各シート内に完全に埋設され（第２図
（ａ），（ｂ）参照）、一体化されることとなる。

次に、上記積相体を高温雰囲気中（例えば950〜130
0℃）にて焼成し、焼結体を生成する。しかる後、該焼
結体の内部電極が導出された両端面及び側端面にAg膜を
塗布した後焼き付けて端子電極を形成する。これにより
本実施例の３端子型複合機能素子１が製造される。

次に本実施例の作用効果について説明する。

本実施例の３の端子型複合機能素子１によれば、バリ
スタとして機能するバリスタセラミクス層８とコンデン
サとして機能するコンデンサセラミクス層９とが交互に
配設された焼結体４とするとともに、該焼結体４の第1,
第２端面4a,4b及び第３端面4cに各第１〜第３内部電極
３を導出する第１〜第３端子電極5,6,7を形成したの
で、以下のような効果がある。

I.上記バリスタセラミクス層８が低周波のサージ，ノイ
ズ吸収素子として機能するとともに、コンデンサセラミ
クス層９が高周波ノイズ吸収素子として機能するので、
１つの単体素子でもって低周波ノイズから高周波ノイズ
までの広範囲のノイズ対策ができる。この場合、従来の
バリスタとコンデンサとをリード線で並列接続したもの
では、このリード線のＬに起因して高周波サージによる
先頭波形の発生，続流の増大等の問題があった。これに
対して本実施例では、各内部電極をバリスタとコンデン
サとで共用して両者が一体化されており、従って上記Ｌ
に起因する問題は解消され、サージ，ノイズ吸収能力を
大幅に向上できる。

II.また、本実施例の３端子型複合機能素子１を回路基
板上に実装する場合は、第１〜第３端子電極5,6,7と配
線パターンとを直接半田付けすればよいから、表面実装
型のチップ化が実現できる。その結果、従来のバリスタ
とコンデンサ等とをリード線を用いた並列接続によって
組み合わせた場合に比べて部品点数を削減できるととも
に、端子やリード線を省略できる分、実装スペースを縮
小でき、それだけ電子機器の小型化，薄形化の要請に応
えられる。

III.本実施例の各セラミクス層２は、例えば10〜20μｍ
の厚さに調整することも容易であるので、この厚みを薄
くすることにより1mAの電流が流れたときの立ち上がり
電圧V_1mA値を3.5Vまで低下させることも可能であり、制
限電圧を大幅に低減できる。このことは、近年、7V以下
の低電圧で使用される電子機器が増大してきているなか
で、従来構造のディスクタイプのバリスタを採用するに
は困難があったのを解消できるものである。即ち、従来
構造のバリスタを低電圧機器に採用するには、該バリス
タの厚みを薄くすることが考えられるが、この場合、極
端に薄くすると製造時あるいは使用時に破損し易く、し
かも表面に電極を形成する際に表面層が変質して特性が
悪化するという問題点があった。

IV.また、本実施例では、コンデンサセラミクス層９
とバリスタセラミクス層８とを交互に積層した構造とし
たので、つまりコンデンサの容量を分散できるから、ノ
イズ吸収効果を高めることができ、しかもバリスタの発
熱を素子全体で均一に負担することとなるから、エネル
ギー，サージ耐量を向上できる。

第５図は上記実施例素子１の変形例を示す。これは第
５図（ｂ）に等価回路を示すように、コンデンサと第１
のバリスタａ又は第２バリスタｂとの接続点をそれぞれ
第1,第２端子電極5,6とするとともに、第1,第２バリス
タa,bの接続点を第３端子電極７としたものである。

この変形例は、第５図（ａ）に示すように、コンデン
サセラミクス層９の上，下にバリスタセラミクス層８を
サンドウィッチ状に積層し、この積層体を順次重ね合わ
せて構成されている。

第６図及び第７図は上記実施例及び変形例による３端
子型複合機能素子の効果を説明するための実験方法及び
その結果を示す図である。

まず、本実験採用した３端子型複合機能素子について
説明する。本実験では、上記実施例の製造方法によって
作成したＬ型及びπ型の各回路構成からなる２個の３端
子型複合機能素子を準備した。このＬ型とは、第４図
（ａ）に示す等価回路を有する上記実施例のものをい
い、またπ型とは、第５図（ｂ）に示す等価回路を有す
る上記変形例のものをいう。また、上記各３端子型複合
機能素子の大きさは3.2×1.6×1.25mmとし、バリスタ電
圧はV_1mA＝22V、コンデンサ容量は10nFとした。さらに
また、本実験では、上記Ｌ型，π型の両３端子型複合機
能素子と比較するために、10nFのコンデンサ、V_1mA＝22
Vのバリスタ、10nFコンデンサとV_1mA＝22Vバリスタとの
並列接続体を採用し、同様の実験を行った。

次に実験方法について説明する。

本実験は、上記各素子に±50V/1μsecの矩形波形のサ
ージ電圧（第６図（ａ））を印加した時のサージ吸収能
力及び立ち上がり時の先頭波，応答速度について測定し
た。なお、第４図（ｂ）は、上記Ｌ型の３端子型複合機
能素子を抵抗と並列に接続したテスト回路を示す。

第６図にその結果を示す。なお、第６図（ｄ）〜
（ｆ）では、負側の波形は相似形となる図示は省略して
いる。同図からも明らかなように、本実施例のＬ型（第
６図（ｂ）），π型（第６図（ｃ））の各３端子型複合
機能素子，バリスタのみ（第６図（ｅ）），及び並列接
続体（第６図（ｆ））のいずれにおいても、＋50Vの印
加に対し立ち上がり後はサージ電圧を吸収しており、バ
リスタ能力を有している。また、上記Ｌ型の場合は−50
Vの印加に対してサージ電圧はほとんど吸収できていな
いが、π型の場合は両サージ電圧をよく吸収しており、
相似波形を示している。

また、バリスタのみにサージ電圧を印加した場合は、
立ち上がり時に大きな先頭波Ａがでている。この先頭波
Ａは回路内のICやLSIを破損する恐れがあるので、でき
るだけ小さくする必要がある。また、バリスタとコンデ
ンサとの並列接続体の先頭波Ａ′は、コンデンサの働き
により上記バリスタのみと比べて小さくなっているもの
の完全には解消されていない。これに対して、本実施例
によれば、先頭波Ａを完全にカットしており、上記破損
の問題を確実に解消できる。

さらに、応答速度につては、バリスタのみ，並列接続
した場合、それぞれ先頭波A,A′に応じた応答速度B,B′
となっているのに対し、本実施例では先頭波形が全く存
在しないことから直ちに応答し、、応答速度が極めて速
くなっていることがわかる。さらに、本実施例の３端子
型複合機能素子では、１μsec後の続流が並列接続体に
比べ少なくなっている。これらは、単にコンデンサとバ
リスタとの並列接続した場合と異なり、一体焼結したこ
とによる相乗効果が得られているものと考えられる。

第７図はサージ耐量の実験結果を示す。この実験は上
記実施例の複合機能素子を10個採用し、それぞれに8/20
μsecのサージ電流を印加して、V_1mAの変化量を調べ、
各素子の測定値を点で示した。なお、8/20μsecのサー
ジ電流とは、８μsecでピーク電流となり、20μsecでピ
ークの50％となる電流をいう。同図からも明らかなよう
に、本実施例の３端子型複合機能素子によれば、サージ
耐量は100A以上であることがわかる。このサージ耐量10
0Aは、従来の5mmφのディスク形バリスタのサージ耐量
に相当する。

なお、第８図（ａ）〜（ｄ），第９図は、上記Ｌ型，
π型の各３端子型複合機能素子の接続方法を変えた場合
の各等価回路図を示す。また、第９図の場合は、バリス
タ電圧をZ₁≧Z₂の関係にすることにより、１つのサージ
電圧を３つのバリスタで吸収することができ、さらにサ
ージ吸収を向上できる。

また、上記実施例では、いわゆるドクターブレード法
により形成されたグリーンシートを積層して、しかる後
焼結する製造方法を例にとって説明したが、本発明は勿
論この方法に限られるものではない。例えば、セラミク
ス材料に有機バインダーを含有させてペースト状にし、
該セラミクスペーストをスクリーン印刷法によりフィル
ム上に所定厚み印刷し、次にこの印刷されたセラミクス
ペースト上に内部電極をスクリーン印刷する。これを順
次繰り返して積層体を形成し、しかる後一体焼結する方
法も採用できる。

〔発明の効果〕

以上のように、本発明に係る３端子型複合機能素子に
よれば、セラミクス層と内部電極とを交互に積層してな
る積層体において、このセラミクス層として、バリスタ
機能を有するバリスタセラミクス層及びコンデンサ機能
を有するコンデンサセラミクス層を設け、内部電極とし
て、第１〜第３内部電極を備え、該各第１〜第３内部電
極をそれぞれ上記積層体の第１〜第３表面に導出すると
ともに、該各導出部にそれぞれ第１〜第３端子電極を形
成したので、高周波・低周波のサージノイズ吸収を１つ
の素子によって実現できる効果があり、また実装スペー
スを縮小でき、電子機器の小型化，薄形化の要請に応え
られる効果がある。

【図面の簡単な説明】

第１図ないし第４図は本発明の第１実施例による３端子
型複合機能素子を説明するための図であり、第１図はそ
の斜視図、第２図（ａ）は第１図のII a−II a線断面
図、第２図（ｂ）は第１図のII b−II b線断面図、第３
図はその各セラミクス層の分解斜視図、第４図（ａ）は
Ｌ型の３端子型複合機能素子の等価回路図、第４図
（ｂ）はその回路内接続図、第５図（ａ）は上記実施例
の変形例であるπ型の３端子型複合機能素子の構造を示
す断面側面図、第５図（ｂ）はその等価回路図、第６図
及び第７図は上記実施例，変形例の効果を説明するため
の実験方法及びその結果を示し、第６図（ａ）〜（ｆ）
はそれぞれ上記実施例，変形例のサージ吸収効果を説明
するための特性図、第７図はそのサージ電流とV_1mA変化
量との関係を示す特性図、第８図（ａ）〜（ｄ）及び第
９図は上記Ｌ型，π型の使用例を示す回路図である。図において、１は３端子型複合機能素子、3a,3b,3cはそ
れぞれ第１〜第３内部電極、４は焼結体、4a,4bは焼結
体の第1,第２端面（第1,第２表面）、4cは第３端面（第
３表面）、5,6,7はそれぞれ第1,第2,第３端子電極、８
はバリスタセラミクス層、９はコンデンサセラミクス層
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伴野国三郎京都府長岡京市天神２丁目26番10号株式会社村田製作所内 (72)発明者坂部行雄京都府長岡京市天神２丁目26番10号株式会社村田製作所内 (56)参考文献特開昭57−157513（ＪＰ，Ａ) 実開昭62−76526（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】バリスタ機能を有するバリスタセラミック
ス層とコンデンサ機能を有するコンデンサセラミックス
層とが内部電極を介して交互に積層され一体焼成された
積層体であって、上記内部電極として第１〜第３内部電
極を備え、該各第１〜第３内部電極はそれぞれ上記積層
体の第１〜第３表面に導出されるとともに、該各導出部
にそれぞれ第１〜第３端子電極が形成されていることを
特徴とする３端子型複合機能素子。