JP3008568B2 - チップバリスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するチップバリスタに関し、特に内部電極と半導
体セラミックス層との界面でバリスタ特性を得るように
した場合の、バリスタ電圧のばらつきを低減できるとと
もに、漏れ電流を低減でき、さらに電極端部に電界が集
中するのを回避してサージ耐量を向上できるようにした
構造に関する。

【０００２】

【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化する電圧非直線抵抗体（以下、バリスタと称
す）は、サージ吸収素子，電圧安定化素子として広く使
用されている。このようなバリスタの電気的特性は、Ｉ
／ｉ＝（Ｖ／Ｖ_i ）^a で表される。上記Ｉは素子に流れ
る電流，Ｖは印加電圧，Ｖ_i は素子にｉＡの電流が流れ
たときの端子間電圧で、通常１mAの値をとりバリスタ電
圧Ｖ_1mA と称されている。また、上記ａは電圧非直線係
数であり、バリスタを電気回路に組み込んだ際に電圧が
いかに制御されるかを示すもので、このａ値が大きいほ
ど電圧制御に優れている。また近年、通信機器等の電子
機器の分野においては、小型化，電子部品のＩＣ化，集
積化が進んでおり、これに伴ってバリスタにおいても実
装密度の向上を図るための超小型化，あるいは低電圧化
の要求が強くなっている。このような要求に対応するも
のとして、従来、ディスク型に代わる積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参照)
。この積層型バリスタによれば、半導体セラミックス
層の結晶粒子を巨大に成長させることなく内部電極間の
粒界数を小さくすることが可能であることから、動作電
圧の低電圧化が実現でき、小型化にも対応できる。ま
た、上記公報の積層型バリスタの改良型として、従来、
図５に示すような積層型バリスタが提案されている（特
願平1-302496号参照) 。この積層型バリスタ２０は、多
数の半導体セラミックス層を積層してなる焼結体２１内
に一対の内部電極２２，２３を埋設するとともに、該各
内部電極２２，２３の一端面２２ａ，２３ａのみを上記
焼結体２１の左, 右端面２１ａ，２１ｂに形成された外
部電極２４，２５に接続して構成されている。また、上
記内部電極２２，２３間のセラミックス層２８内には上
記外部電極２４，２５に接続されない非接続内部電極２
７が埋設されており、該各非接続内部電極２７は焼結体
２１内に封入されている。この積層型バリスタ２０で
は、上記各内部電極２２，２３及び非接続内部電極２７
と半導体セラミックス層２８との界面でバリスタ特性を
得るものである。この積層型バリスタ２０では、内部電
極２２，２３及び非接続内部電極２７間に挟まれたセラ
ミックス層２８の厚さ方向の粒界数を２以下としたこと
から、上述の従来公報に比べてバリスタ電圧を低減で
き、さらにサージ耐量を向上できる。

【０００３】

【発明が解決しようとする課題】ところで、上記従来の
積層型バリスタは、セラミックスグリーンシートに各内
部電極，非接続内部電極を形成した後、一体焼結して焼
結体を得ることから、この焼成時に上記内部電極等の金
属の収縮や有機物の蒸発によって、焼成後の内部電極，
非接続内部電極に網目状の孔が生じ易い。その結果、こ
の孔を通して半導体結晶が成長し、バリスタ電圧にばら
つきが生じるとともに、漏れ電流が大きくなるという問
題がある。

【０００４】本発明は上記従来の問題点を解決するため
になされたもので、焼成時における半導体結晶の成長を
抑制してバリスタ電圧のばらつきを低減できるととも
に、漏れ電流を低減できるチップバリスタを提供するこ
とを目的としている。

【０００５】

【課題を解決するための手段】ここで、本件発明者ら
は、上記焼成時に内部電極，非接続内部電極に網目状の
孔が生じる原因について検討し、各電極がセラミックス
層の厚さ方向において重なり合っている点が有機物の蒸
発などによって孔を生じ易くしていると考えた。このこ
とから上記孔の発生を抑制するには内部電極，非接続内
部電極をできるだけ厚さ方向に重ならないよう配置する
ことが有効であるとの考えに想到した。そこで本件発明
者らは、図４(a) 及び図４(b) に示すようなチップバリ
スタ１０を考案した。図４(a) に示すチップバリスタ１
０は、セラミックス焼結体１１内に、第１，第２内部電
極１２、１３をセラミックス層１４ａの厚さ方向ｔにお
いて重なり合わないよう、かつ同一平面上に埋設すると
ともに、上記第１，第２内部電極１２，１３の一端面１
２ａ，１３ａのみを上記焼結体１１の左, 右端面１１
ａ，１１ｂに形成された外部電極１５，１５に接続して
構成されている。また、上記焼結体１１内には上記外部
電極１５に接続されない非接続内部電極１６が埋設され
ており、該非接続内部電極１６は上記セラミックス層１
４ａを挟んで上記第１，第２内部電極１２，１３と重な
り合っている。また、図４(b) に示す構造のものは、焼
結体１１内に第１，第２内部電極１２，１３をセラミッ
クス層１４ａの厚さ方向ｔに重なり合わないよう、かつ
異なる平面上に配設し、上記第１内部電極１２と同一平
面上に非接続内部電極１７を配設するとともに、上記第
２内部電極１３と同一平面上に同じく非接続内部電極１
８を配設して構成されている。上記構造の各チップバリ
スタ１０によれば、セラミックス層１４ａの厚さ方向ｔ
において各内部電極１２，１３と非接続内部電極１６〜
１８だけが重なることとなり、従来構造に比べて重なり
数を少なくできる。その結果、焼成時における孔の発生
を抑制することができ、それだけ半導体結晶の成長を低
減でき、ひいてはバリスタ電圧のばらつきを低減できる
とともに、漏れ電流を低減できる。

【０００６】ところで、上記構造のチップバリスタで１
０では、各内部電極１２，１３同士，あるいは内部電極
１２，１３のそれぞれと非接続内部電極１７，１８のそ
れぞれ同士が同一平面上に位置していることから、これ
らの電極端部に電界が集中し易く、場合によってはサー
ジ電流が印加したときに破壊するおそれがあり、この点
での改善が要請されている。

【０００７】そこで本発明は、複数の半導体セラミック
ス層を積層してなる焼結体内に、第１，第２内部電極を
上記セラミックス層の厚さ方向において重なり合わない
よう埋設するとともに、該第１，第２内部電極の一端面
のみを上記焼結体の左, 右端面に形成された外部電極に
接続し、上記焼結体内に上記外部電極に接続されない少
なくとも１つの非接続内部電極を、上記第１，第２内部
電極と上記半導体セラミックス層を介して重なるよう埋
設し、上記第１，第２内部電極及び非接続内部電極をそ
れぞれ異なる平面上に配置したことを特徴とするチップ
バリスタである。ここで、上記非接続内部電極を配設す
る場合、１つの非接続内部電極を第１，第２内部電極の
両方に重なるように配設してもよく、又は２つの非接続
内部電極のそれぞれを第１，第２内部電極のそれぞれに
重なるように配設してもよい。また、上記内部電極，非
接続内部電極は、厚さ方向において３つ以上重なり合わ
ないようにすることが望ましい。これを越えると孔の発
生の抑制効果が低下するからである。

【０００８】

【作用】本発明に係るチップバリスタによれば、焼結体
内に第１，第２内部電極を厚さ方向において重なり合わ
ないよう配設し、上記第１，第２内部電極と半導体セラ
ミックス層を挟んで重なるよう非接続内部電極を配設し
たので、内部電極と非接続内部電極だけが厚さ方向に重
なることとなり、従来構造に比べて重なり数を少なくで
きる。従って、焼成時における孔の発生を抑制すること
ができ、それだけ半導体結晶が成長を低減できる。その
結果、バリスタ電圧のばらつきを低減できるとともに、
漏れ電流を低減できる。また、本発明では、上記第１，
第２内部電極及び非接続内部電極をそれぞれ異なる平面
上に配置したので、電極端部への局部的な電界の集中を
回避でき、それだけサージ耐量を向上でき、サージ電流
の侵入による破壊を確実に防止できる。

【０００９】

【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例によるチップバリ
スタを説明するための図である。図において、１は本実
施例のチップバリスタであり、これは直方体状のセラミ
ックス焼結体２内に第１内部電極３，第２内部電極４を
埋設するとともに、非接続内部電極５を埋設し、上記焼
結体２の左, 右端面２ａ，２ｂに外部電極６，６を形成
して構成されている。

【００１０】上記焼結体２は多数の半導体セラミックス
層７ａ〜７ｃを積層し、これを一体焼結して形成された
もので、上記焼結体２の第１，第２内部電極３，４と非
接続内部電極５とに挟まれた部分が電圧非直線性を発現
するセラミックス層７ａとなっている。また上記焼結体
２のセラミックス層７ａ以外の上部，下部はダミーとし
てのセラミックス層７ｂ，７ｃとなっている。

【００１１】また、上記第１，第２内部電極３，４の一
端面３ａ，４ａは、上記焼結体２の左, 右端面２ａ，２
ｂに露出して上記外部電極６に接続されており、各内部
電極３，４の残りの端面は上記焼結体２内に封入されて
いる。さらに、上記非接続内部電極５の各端面は上記焼
結体２の内側に位置しており、これにより非接続内部電
極５は外部電極６に電気的に接続されることなく焼結体
２内に封入されている。

【００１２】そして、上記第１，第２内部電極３，４
は、上記セラミックス層７ａ〜７ｃの厚さ方向ｔに重な
り合わないよう焼結体２の両端部に位置している。また
上記第１，第２内部電極２，３は異なる平面上に配設さ
れており、上記第１内部電極３は焼結体２の上部に、第
２内部電極４は下部に位置している。また、上記非接続
内部電極５は上記第１，第２内部電極３，４間のセラミ
ックス層７ａ内に配設されており、これにより非接続内
部電極５は上記各内部電極２，３と異なる平面上に位置
している。さらに上記非接続内部電極５の両端部はセラ
ミックス層７ａを挟んで第１，第２内部電極３，４と重
なっており、この両者の対向部分がバリスタ特性部とな
っている。

【００１３】次に本実施例のチップバリスタ１の製造方
法について説明する。まず、ＺｎＯ，Ｂｉ₂ Ｏ₃ ，Ｃｏ
₂ Ｏ₃ ，ＭｎＯ，Ｓｂ₂ Ｏ₃ ，及びＣｒ₂ Ｏ₃ をそれぞ
れ97.9 mol％,0.5mol ％,0.5mol ％,0.5mol ％,0.3mol
％, 及び0.3mol％の組成比率となるよう秤量し、これに
イオン交換水を加えてボールミルで24時間混合する。次
に、これをろ過, 乾燥して800 ℃×2 時間で仮焼成した
後、再度粉砕して原料粉を作成する。さらにこの原料粉
に有機質バインダを混合してリバースローラ法により厚
さ20μmのセラミックスグリーンシートを形成し、この
グリーンシートを矩形状に切断して多数のセラミックス
層７ａ〜７ｃを形成する。次に、Ｐｔからなる金属粉末
に有機ビヒクルを混合して電極ペーストを作成し、図２
に示すように、上記ペーストを上記１枚のセラミックス
層７ａの上面に印刷して第１内部電極３を形成する。こ
の場合、該内部電極３の一端面３ａのみがセラミックス
層７ａの左端縁に位置し、残りの端面はセラミックス層
７ａの内側に位置するように形成する。また、他のセラ
ミックス層７ａの上面に上記ペーストを印刷して非接続
内部電極５を形成する。この場合は、これの全ての端面
がセラミックス層７ａの周縁より内側に位置するよう形
成する。さらに、１枚のダミー用セラミックス層７ｃの
上面に上記ペーストを印刷して第２内部電極４を形成す
る。この場合も上記と同様に、内部電極４の一端面４ａ
のみがセラミックス層７ａの右端縁に位置し、残りの端
面はセラミックス層７ｃの内側に位置するように形成す
る。次いで、図２に示すように、上記第１内部電極３が
形成されたセラミックス層７ａの下面に非接続内部電極
５が形成されたセラミックス層７ａを重ね、これの下面
に上記第２内部電極４が形成されたセラミックス層７ｃ
を重ね、さらにこれの上部，下部にそれぞれダミー用セ
ラミックス層７ｂ，７ｃを多数枚重ね、これの厚さ方向
に２ｔ／cm² の圧力を加えて圧着して積層体を形成し、
該積層体を所定寸法の大きさに切断する。そして、上記
積層体を空気中にて1200℃×２時間焼成し、焼結体２を
得る。この焼成時において焼結体２の厚さ方向ｔにおけ
る電極の重なりが２枚であることから有機物が蒸発し易
くなり、それだけ界面に生じる孔（ポア）が低減される
こととなる。最後に、上記焼結体２の、各内部電極３，
４の一端面３ａ，４ａが露出された左, 右端面２ａ，２
ｂに、Ａｇペーストを塗布した後、700 ℃×10分間焼き
付けて外部電極６を形成する。これにより本実施例のチ
ップバリスタ１が製造される。

【００１４】このように本実施例によれば、第１，第２
内部電極３，４を厚さ方向ｔに重なり合わないように配
設し、非接続内部電極５を上記各内部電極３，４と半導
体セラミックス層７ａを挟んで重なるよう配設したの
で、厚さ方向ｔにおける電極の重なりを２枚にでき、焼
成時における網目状の孔の発生を低減できる。その結
果、半導体結晶の成長を抑制してバリスタ電圧のばらつ
きを低減できるとともに、漏れ電流を低減できる。ま
た、本実施例では、上記第１，第２内部電極３，４及び
非接続内部電極５をそれぞれ異なる平面上に配置したの
で、サージ電流が侵入した場合の電極の端部に電界が集
中するのを回避でき、それだけサージ耐量を向上でき
る。

【００１５】図３は上記実施例の他の例を説明するため
の図である。図中、図１と同一符号は同一又は相当部分
を示す。このチップバリスタ１´は、焼結体２内に第
１，第２内部電極３，４をセラミックス層７ａの厚さ方
向ｔに重なり合わないよう、かつ異なる平面上に配置
し、上記第１，第２内部電極３，４間のセラミックス層
７ａ内に２つの非接続内部電極８，９を配設するととも
に、各非接続内部電極８，９を異なる平面上に配置して
構成されている。そして、上記第１内部電極３とセラミ
ックス層７ａを介して非接続内部電極８が重なり合って
おり、第２内部電極４とセラミックス層７ａを介して非
接続内部電極９が重なり合っている。この例において
も、厚さ方向ｔにおける電極の重なりを２枚にでき、し
かも各内部電極２，３及び各非接続内部電極８，９をそ
れぞれ異なる平面上に配置したので、バリスタ電圧のば
らつき，漏れ電流を低減できるとともに、サージ耐量を
向上でき、上記実施例と同様の効果が得られる。

【００１６】

【表１】

【００１７】表１は、上記実施例のチップバリスタ１の
効果を確認するために行った試験結果を示す。この試験
は、上述した製造方法により実施例試料を作成し、この
試料のバリスタ電圧Ｖ_1mA ，制限電圧比Ｖ_2A/ Ｖ_1mA ,
サージ耐量Ａ，絶縁抵抗値ＭΩ，及び静電容量ｐＦを測
定した。なお、上記絶縁抵抗値はバリスタ電圧の50％の
電圧を30秒間印加した時の抵抗値である。また、比較す
るために、図４に示す構造のチップバリスタについても
同様の測定を行った。表からも明らかなように、実施例
試料，比較試料ともバリスタ電圧，制限電圧比，絶縁抵
抗値，及び静電容量は略同様の値が得られており、バリ
スタ電圧のばらつき，漏れ電流が改善されている。ま
た、サージ耐量では比較試料が20Ａとなっており、電界
が集中している。これに対して本実施例試料では50Ａと
なっており、サージ耐量が大幅に向上していることがわ
かる。

【００１８】

【発明の効果】以上のように本発明に係るチップバリス
タによれば、焼結体内に第１，第２内部電極を厚さ方向
において重なり合わないよう埋設するとともに、上記焼
結体内に外部電極に接続されない少なくとも１つの非接
続内部電極を埋設し、該非接続内部電極を上記第１，第
２内部電極と半導体セラミックス層を介して重なるよう
配設し、さらに上記第１，第２内部電極及び非接続内部
電極をそれぞれ異なる平面上に配置したので、焼成時に
おける半導体結晶の成長を抑制してバリスタ電圧のばら
つき，漏れ電流を低減できるとともに、電極端部におけ
る電界の集中を低減してサージ耐量を向上できる効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例によるチップバリスタを説明
するための断面図である。

【図２】上記実施例のチップバリスタの分解斜視図であ
る。

【図３】上記実施例の他の例によるチップバリスタを説
明するための断面図である。

【図４】本発明の成立過程を説明するためのチップバリ
スタの断面図である。

【図５】従来の積層型バリスタを示す断面図である。

【符号の説明】

１，１´ チップバリスタ ２ 焼結体 ２ａ，２ｂ 焼結体の左, 右端面 ３ 第１内部電極 ３ａ 一端面 ４ 第２内部電極 ４ａ 一端面 ５，８，９ 非接続内部電極 ６ 外部電極 ７ａ〜７ｃ 半導体セラミックス層 ｔ 厚さ方向

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 康信 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 後 外茂昭 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平２−302003（ＪＰ，Ａ) 特開 平２−260604（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01C 7/02 - 7/22

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数の半導体セラミックス層を積層して
   なる焼結体内に、第１，第２内部電極を上記セラミック
   ス層の厚さ方向において重なり合わないよう埋設すると
   ともに、該第１，第２内部電極の一端面のみを上記焼結
   体の左, 右端面に形成された外部電極に接続し、上記焼
   結体内に上記外部電極に接続されない少なくとも１つの
   非接続内部電極を上記第１，第２内部電極と上記半導体
   セラミックス層を介して重なるよう埋設し、上記第１，
   第２内部電極及び非接続内部電極をそれぞれ異なる平面
   上に配置したことを特徴とするチップバリスタ。