KR100436020B1 - 적층형 배리스터 - Google Patents

Abstract

본 발명의 일측면에 따르면, 표면에 내부전극 패턴이 형성된 다수매의 패턴시트들이 적층되고, 적층된 패턴시트의 상하면에 지지층이 설치되고, 양 단면에 외부전극이 연결된 적층형 배리스터에 있어서, 각각의 패턴시트들에 형성된 내부전극 패턴은 패턴시트 내부에서 병렬로 분기되어 각각의 패턴시트를 개재하여 교차함으로써 캐패시터를 구성하면서 연결되며, 분기된 내부전극 패턴은 통합되어 외부전극에 전기적으로 접촉된다. 세라믹 시트의 두께를 얇게 유지하면서도 내부전극 패턴의 분기 또는 지그재그 진행으로 전류의 패스의 개수를 연장함으로서 배리스터의 특성을 향상시킬 수 있다.

Description

적층형 배리스터{Multilayered varistor}

본 발명은 적층형 배리스터(varistor, variable resistor)와 그 제조방법에 관한 것으로, 보다 상세하게는 외부전극 사이의 경로를 증가시키고 내부전극과 외부전극과의 안정적인 전기적 접촉으로 우수한 비선형성 저항특성, 낮은 누설전류, 그리고 저용량 특성을 가지는 적층형 세라믹 배리스터와 그 제조방법에 관한 것이다.

최근 전자기기가 디지털화되면서 외부에서 유입하는 이상전압에 의해 회로가 파손되는 경우가 발생될 수 있으며, 이러한 이상전압의 원인으로는 낙뢰, 인체에 대전된 정전기 방전, 회로 내에서 발생하는 스위칭 전압 등 다양하다. 이러한 이상전압으로부터 회로를 보호하기 위해 전압 비선형성 저항소자(이하, '배리스터'라 칭함)를 사용한다.

배리스터는 매우 높은 비 선형성 전류전압 곡선 특성을 보이므로, 과도 전압이 발생할 경우 회로를 보호하는 역할을 한다. 도 1을 참조하면, 작은 전압의 변화에 대해 전류가 크게 변화되는 비선형성 전류전압 곡선 특성을 가지므로, 정상적인 전압의 흐름에서는 전류의 흐름이 없으나(도 1의 a부분), 과도한 전압이 흐르면 급격한 전류가 흐르게 된다(그림 1의 b부분). 즉, 과도한 전압이 흐를 때만 통로를 제공하여 회로를 보호하게 되는 것이다.

특히 저용량 배리스터는 고속 신호 회로에 적용이 가능하여 내부 또는 외부 써어지(surge), 정전기로부터 전자 부품을 보호할 수 있는 이점을 갖게 된다. 표면실장화된 전자제품에서 회로의 신호 속도는 MHz 단위 이상이므로 이와 같은 빠른 신호에서 바르게 동작되기 위해서는 커패시턴스를 10pF 이하로 낮추어야 하며, 경우에 따라서는 5pF 이하로 낮출 필요가 있다.

칩 배리스터를 구성하는 재질은 비교적 높은 유전율을 갖고 있기 때문에 용량을 낮추기 위해서는 배리스터의 두께를 두껍게 형성하거나 외부전극과 접촉하는 내부전극의 교차 면적이 작게 형성하는 방법이 가능하다.

그러나, 배리스터의 두께를 두껍게 형성하면 적층, 소결 후 비선형성 저항특성과 누설전류특성이 나빠져 요구하는 저용량 칩 배리스터를 제조할 수 없게 되는 문제점이 있다. 특성저하를 막을 수 있는 방법은 전극사이의 세라믹 소재의 두께를 얇게 하는 대신 배리스터의 항복전압을 좌우하는 세라믹 결정립의 개수를 늘이는 것인데, 이는 제조 공정상의 한계로 실현의 어려움이 있다.

이와 같은 문제점을 해결하기 위하여 대한민국 공개특허 제1998-73928호(명칭: 낮은 정전용량의 칩 배리스터)에는 도 2에 도시된 바와 같은 구조의 칩 배리스터를 제안하고 있다.

도시된 바와 같이, 배리스터(1)를 구성하는 시트(10, 11, 12) 상에 내부전극(17, 18, 19)을 외부전극과 연결되는 전극(20, 21', 22)과 외부전극과 연결되지 않는 전극(20', 21, 22')로 구분하여 각각 형성하였다.

따라서, 내부전극 사이에 삽입되는 세라믹 시트의 두께를 200㎛ 이상에서 70㎛로 줄이는 대신에 전류가 흐르는 패스의 개수를 증가시켜 두께가 얇아짐에도 불구하고 동일한 고전압의 동작전압이 나타나도록 하였다.

그러나, 이러한 종래기술에 따르면, 여러 가지의 문제점이 대두된다.

먼저, 전류가 흐르는 패스의 개수를 증가시켜 배리스터의 특성을 향상시키기 위하여 내부전극의 패턴의 폭을 줄이고 길이 방향으로 패턴을 추가하는 경우, 인쇄정밀도에 영향을 받아 패턴의 단락이 발생한다는 문제점이 있다.

더욱이, 패턴의 폭을 줄임으로서 외부전극과의 접촉면적이 줄어들어 제품의 생산성에 악영향을 미치게 된다.

또한, 길이 방향으로 패턴이 추가됨에 따라 내부전극의 개별 패턴의 길이가줄어들 수밖에 없으며, 이에 따라 인쇄시에 얼라인 불량이 발생하여 교차면적이 불균일해지며, 결과적으로 커패시턴스의 분포가 커진다는 문제점이 발생한다.

따라서 본 발명은 상기한 문제점들을 해결하기 위하여 제시된 것으로, 본 발명의 목적은 전류가 흐르는 패스의 개수를 증가시켜 배리스터의 특성을 향상시키기 위하여 내부전극의 패턴의 폭을 줄이고 길이 방향으로 패턴을 추가하는 경우에도 인쇄정밀도에 관계없이 패턴의 단락이 발생하지 않는 적층형 배리스터를 제공하는데 있다.

본 발명의 다른 목적은 패턴의 폭을 줄임에도 불구하고 외부전극과의 접촉면적이 유지되는 적층형 배리스터를 제공하는데 있다.

본 발명의 또 다른 목적은 패턴의 추가로 내부전극의 개별 패턴의 길이가 줄어드는 경우에도 인쇄시에 얼라인 불량이 발생하지 않으며 교차면적을 항상 균일하게 유지할 수 있는 적층형 배리스터를 제공하는데 있다.

본 발명의 다른 목적들과 특징들은 이하에 서술되는 실시예들을 통하여 보다 명확하게 이해될 것이다.

도 1은 배리스터의 비선형성 전류전압 곡선 특성을 나타내는 그래프이다.

도 2는 종래의 적층형 배리스터의 구조를 나타내는 분해 사시도이다.

도 3은 본 발명의 일실시예에 따른 적층형 배리스터의 분해 사시도이다.

도 4는 도 3의 배리스터의 패턴시트를 위에서 본 평면도이다.

도 5는 본 발명에 다른 실시예에 따른 적층형 배리스터의 분해 사시도이다.

도 6은 도 5의 배리스터의 패턴시트를 위에서 본 평면도이다.

본 발명의 일 측면에 따르면, 패턴시트는 외부전극과 전기적으로 연결되지 않는 제 1 내부전극 패턴이 쌍을 이루어 병렬로 형성된 제 1 패턴시트; 제 1 패턴시트 상하면에 적층되고 제 1 내부전극 패턴 쌍의 일단과 교차되며 외부전극과 전기적으로 연결되지 않는 제 2 내부전극 패턴과, 제 1 내부전극 패턴 쌍의 타단과 교차되고 제 1 내부전극 패턴의 쌍에 대응하는 폭으로 외부전극과 전기적으로 접촉되는 제 3 내부전극 패턴이 형성된 제 2 패턴시트들을 포함한다.

본 발명의 다른 측면에 따르면, 패턴시트는 외부전극과 전기적으로 연결되지 않는 제 1 내부전극 패턴들이 폭방향으로 나란히 형성된 제 1 패턴시트; 제 1 패턴시트 상하면에 적층되고 제 1 내부전극 패턴들과 지그재그로 연결되도록 폭방향 단부들이 교차되며 외부전극과 전기적으로 연결되지 않는 제 2 내부전극 패턴과, 제 1 내부전극 패턴들의 나머지 단부와 교차되고 진행방향에 대응하는 에지가 외부전극에 전기적으로 접촉되는 제 3 내부전극 패턴이 형성된 제 2 패턴시트들을 포함한다.

바람직하게, 적층된 패턴시트의 두께는 30㎛ 내지 60㎛ 범위 내에 있을 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 구체적으로 설명한다.

도 3은 본 발명의 일실시예에 따른 적층형 배리스터의 분해 사시도이고, 도 4는 도 3의 배리스터의 패턴시트를 위에서 본 평면도이다.

이해의 편의를 위하여 이하에서는 내부전극 패턴이 형성된 시트는 '패턴시트'라고 칭한다.

도 3을 참조하면, 패턴시트(110, 120, 130)에는 내부전극 패턴들(112, 112', 122, 132, 132')이 각각 형성되어 상호 적층되며, 패턴시트(110) 상에는 더미용 시트(104)가 적층된 후, 상하면은 최종적으로 지지층(100, 102)를 적층한다. 시트류들과 지지층은 일반적으로 유전율이 적은 세라믹 시트를 이용할 수 있다. 또한, 도시되지는 않았지만, 적층된 배리스터의 양 단면에는 외부전극이 설치되어 내부전극과 전기적으로 연결된다.

본 발명에 따르면, 각각의 패턴시트들(110, 120, 130)에 형성된 내부전극 패턴들(112, 112', 122, 132, 132')은 패턴시트 내부에서 병렬로 분기되며, 각각의 패턴시트(110, 120, 130)를 개재하여 교차함으로써 캐패시터를 구성하면서 연결된다. 또한, 분기된 내부전극 패턴들(112, 112', 122, 132, 132')은 통합되어 외부전극에 전기적으로 접촉된다.

이를 구체적으로 설명하면, 제 1 패턴시트(120)에는 외부전극과 전기적으로연결되지 않는 제 1 내부전극 패턴(122)이 쌍을 이루어 병렬로 형성된다.

또한, 제 1 패턴시트 상하면에 적층되는 제 2 패턴시트(110, 130)에는 제 1 내부전극 패턴(122)의 각 쌍의 일단과 교차하며 외부전극과 전기적으로 연결되지 않는 제 2 내부전극 패턴들(112', 132')이 쌍을 이루어 형성된다. 또한, 제 1 내부전극 패턴(122)의 각 쌍의 타단과 교차하고 제 1 내부전극 패턴(122)의 쌍에 대응하는 폭으로 외부전극과 전기적으로 접촉되는 제 3 내부전극 패턴(112, 132)이 형성된다.

이 실시예에서 제 3 내부전극 패턴(112, 132)은 'ㄷ'자 형상을 이루고, 'ㄷ'자 형상의 양단이 제 1 내부전극 패턴(122)의 각 쌍의 타단과 교차하게 된다.

결과적으로, 각각의 패턴시트들(110, 120, 130)에 형성되어 외부전극과 접촉하지 않는 제 1 및 제 2 내부전극 패턴들(112', 122)은 패턴시트 내부에서 병렬로 분기되며, 각각의 패턴시트(110, 120, 130)를 개재하여 교차함으로써 캐패시터를 구성하면서 연결되고, 외부전극과 접촉하는 'ㄷ'자 형상의 제 3 내부전극 패턴들(112, 132)의 단부와 교차한다.

따라서, 이 실시예에 따르면, 세라믹 시트의 두께를, 예를 들어, 30㎛ 내지 60㎛로 얇게 유지하면서, 도 4에 도시된 바와 같이, 전류의 패스의 개수를 4개로 연장함으로서 배리스터의 특성을 향상시킬 수 있다.

더욱이, 패턴의 추가와 내부전극 패턴을 병렬로 분기함에 따라 패턴의 폭이 줄어들었지만, 외부전극과의 접촉은 분기된 내부전극 패턴을 통합하여 접촉하고 있기 때문에 외부전극과의 접촉면적은 전혀 감소하지 않아 제품의 생산성에 전혀 영향을 끼치지 않는다.

또한, 내부전극 패턴을 병렬로 분기함에 따라 내부전극 패턴의 교차면적을 대폭적으로 줄일 수 있어 정전용량을 배리스터 특성의 열화없이 줄일 수 있으며, 내부전극 패턴의 교차면적이 너무 많이 감소하여 발생하는 얼라인 불량에 의한 정전용량의 편차를 줄일 수 있다.

또한, 예를 들어, 패턴시트의 두께를 60㎛로 한 경우에는 외부전극 사이에서 전류가 흐르는 전체 세라믹 층의 두께가 60㎛×4 = 240㎛의 효과를 나타내게 되어 고전압이 구현 가능하며, 지지층 사이에 개재된 세라믹 시트가 얇아 배리스터 비 직선 저항특성과 누설전류 특성을 향상시키고, 물성의 퇴화현상이 없는 저용량 칩 배리스터를 얻을 수 있다.

도 5는 본 발명에 다른 실시예에 따른 적층형 배리스터의 분해 사시도이고, 도 6은 도 5의 배리스터의 패턴시트를 위에서 본 평면도이다.

도 5를 참조하면, 패턴시트(210, 220, 230)에는 내부전극 패턴들(212, 212', 222, 232, 232')이 각각 형성되어 상호 적층되며, 패턴시트(210) 상에는 더미용 시트(204)가 적층된 후, 상하면은 최종적으로 지지층(200, 202)를 적층한다. 시트류들과 지지층은 일반적으로 유전율이 적은 세라믹 시트를 이용할 수 있다. 또한, 도시되지는 않았지만, 적층된 배리스터의 양 단면에는 외부전극이 설치되어 내부전극과 전기적으로 연결된다.

각각의 패턴시트들(210, 220, 230)에 형성된 내부전극 패턴은 패턴시트 내부에서 각각의 패턴시트들(210, 220, 230)을 개재하여 상호 교차함으로써 캐패시터를구성하면서 패턴시트 내부를 지그재그로 진행하여 연결되며, 내부전극 패턴의 길이방향 에지가 외부전극에 전기적으로 접촉된다.

이를 보다 구체적으로 설명하면 다음과 같다.

제 1 패턴시트(220)에는 외부전극과 전기적으로 연결되지 않는 제 1 내부전극 패턴들(222)이 폭방향으로 나란히 형성된다. 이 실시예에서는 3개의 제 1 내부전극 패턴들(222)이 나란히 형성된다.

제 2 패턴시트들(210, 230)은 제 1 패턴시트(220) 상하면에 적층되고, 제 1 내부전극 패턴들(222)과 지그재그로 연결되도록 폭방향 단부들이 교차되며 외부전극과 전기적으로 연결되지 않는 제 2 내부전극 패턴(212', 232')과, 제 1 내부전극 패턴들(222)의 나머지 단부와 교차되고 길이방향 에지가 외부전극에 전기적으로 접촉되는 제 3 내부전극 패턴(212, 232)을 포함한다.

따라서, 패턴시트 내부에서 제 1 내부전극 패턴(222)과 제 2 내부전극 패턴(212', 232')에 의해, 도 6에 도시된 바와 같이, 지그재그로 진행하여 패스의 개수가 6개로 증가한 것을 알 수 있다.

더욱이, 외부전극과 접촉하는 제 2 내부전극 패턴(212, 232)은 'ㄴ'자 형상으로 이루어져 내부전극 패턴의 진행방향 에지가 외부전극과 접촉함으로서 접촉면적을 감소시키지 않는다.

이 실시예에 있어서도, 상기한 일실시예와 같이, 전류의 패스의 개수를 6개로 연장함으로서 배리스터의 특성을 향상시킬 수 있으며, 예를 들어, 패턴시트의 두께를 40㎛로 한 경우에는 외부전극 사이에서 전류가 흐르는 전체 세라믹 층의 두께가 40㎛×6 = 240㎛의 효과를 나타내게 되어 고전압이 구현 가능하며, 지지층 사이에 개재된 세라믹 시트가 얇아 배리스터 비 직선 저항특성과 누설전류 특성을 향상시키고, 물성의 퇴화현상이 없는 저용량 칩 배리스터를 얻을 수 있다.

더욱이, 패턴의 추가와 내부전극 패턴을 지그재그로 연장함에 따라 패턴의 폭이 줄어들었지만, 외부전극과의 접촉은 설계적인 특성을 고려하여 내부전극 패턴을 적절하게 배치함으로서 외부전극과의 접촉면적은 전혀 감소하지 않아 제품의 생산성에 전혀 영향을 끼치지 않는다.

이상의 실시예들에서 나타난 바와 같이, 전류의 경로의 증가와 외부전극과의 안정적인 접촉면적의 확보로 인하여 세라믹 시트의 두께를 얇게 형성할 수 있으며, 이에 따라 비직선 저항특성과 누설전류특성을 향상시키고, 물성의 퇴화현상이 없는 칩 배리스터를 제조할 수 있어 불량율의 감소와 큰 생산성 향상 효과를 얻을 수 있다.

실험예

90 몰% 이상의 산화아연(ZnO)과 10 몰% 이하의 첨가제(Sb₂O₃, Bi₂O₃, Co₃O₄등)가 첨가된 조성물에 대해 바인더를 58 중량% 혼합하여 세라믹 슬러리를 만들고 이를 테이프 캐스팅(Tape Casting) 방법을 이용하여 필림 위에 얇게 도포한 후 건조하여 두께 30∼40㎛의 세라믹 시트를 제조하였다.

이 위에 Ag-Pd계 도전성 페이스트를 스크린 인쇄법으로 도포한 다음 100℃에서 5분간 건조하는 방법을 동일하게 사용하여, 내부전극 패턴의 모양에 따라 평판형 전극을 각각 두께 240㎛(비교예 1), 70㎛(비교예 2: 대한민국 특허공개 제1998-73928호), 60㎛(실험예 1: 4회 교차 패턴) 및 40㎛(실험예 2: 6회 교차 패턴)의 세라믹 시트에 각각 형성하였다.

비교예 1의 경우, 평판전극이 형성된 시트 사이에 240㎛ 두께의 세라믹 시트를 적층하여 인쇄를 2번하고, 길이 1.6㎜와 폭 0.8㎜로 절단하여 칩을 제조하고 1000∼1100℃에서 1시간 소결하여 칩형 배리스터를 제조하였다.

비교예 2의 경우, 70㎛ 두께의 세라믹 시트를 적층하여 2번 인쇄한 후 더미 시트를 적층하고 길이 1.6㎜와 폭 0.8mm 크기로 절단하여 칩을 제조하고 1000∼1100℃에서 1시간 소결하여 칩형 배리스터를 제조하였다.

본 발명을 적용한 실험예 1과 2의 경우, 60㎛와 40㎛ 두께의 세라믹 시트를 적층하고 내부전극 패턴을 인쇄하여 적층한 후 길이 1.6㎜와 폭 0.8㎜ 크기로 절단하여 칩을 제조하고 1000∼1100℃에서 1시간 소결하여 칩형 배리스터를 제조하였다.

4 가지 방법으로 칩형 배리스터를 각각 만 개씩 제조하고, 그것의 배리스터 특성을 측정하여 평균치와 편차를 표 1에 나타내었다.

대상	α(비선형계수)	Δα	V1mA	ΔV1mA	IL(누설전류)	ΔIL	C(1MHz)	ΔC
비교예 1	측정불가		측정불가		측정불가		75pF
비교예 2	18.67	±6.7	142.6V	±6.2	31.4㎂	±18.7	2.6pF	±0.37
실험예 1	22.41	±4.7	139.4V	±5.4	14.3㎂	±7.7	2.6pF	±0.21
실험예 2	26.4	±3.2	135.7V	±4.8	8.2㎂	±5.1	2.5pF	±0.19

측정결과 비교예 1에 따른 일반적인 커패시터 패턴을 사용하여 100V용 저용량 배리스터를 제조한 결과를 보면, 내부전극 사이에 들어가는 세라믹 시트가 너무 두꺼워 배리스터 특성이 나타나지 않는 현상이 발생하고 커패시턴스도 75pF으로 원하는 3pF에 비해 매우 높은 값을 나타내었다.

대한민국 특허공개 제1998-73928호에 따른 비교예 2의 경우에는 용량은 우수한 편이었으나 누설전류가 높게 나타나 보통 수준의 저용량 배리스터를 제조할 수 있었다.

이에 반하여 본 발명의 패턴을 사용한 실험예 1과 2에 따라 저용량 배리스터를 제조한 결과 우수한 특성의 저용량 배리스터를 얻을 수 있었는데 전류의 패스가 4회인 패턴에 비해 전류의 패스가 6회인 패턴으로 제조된 배리스터의 특성이 더 우수한 결과를 얻었다.

이상에서는 본 발명의 바람직한 실시예들을 예로 들어 설명하였으나, 다양한 변형이 가능함을 물론이다. 예를 들어, 형성되는 내부전극 패턴의 개수나 형태 등에 있어서는 본 발명의 특징을 벗어나지 않는 범위내에서 다양하게 변경할 수 있으며, 이러한 변경은 당연히 본 발명의 범위에 속할 것이다.

이상에서 설병한 바와 같이, 본 발명에 따르면 많은 이점을 갖는다.

우선, 세라믹 시트의 두께를, 예를 들어, 30㎛ 내지 60㎛로 얇게 유지하면서도 내부전극 패턴의 분기 또는 지그재그 진행으로 전류의 패스의 개수를 연장함으로서 배리스터의 특성을 향상시킬 수 있다.

또한, 종래에 패턴의 폭과 길이가 감소하여 각각 외부전극과의 접촉면적이 줄어들거나 인쇄시에 얼라인 불량이 발생하여 교차면적이 불균일해지는 문제점이 해결할 수 있다.

즉, 본 발명에서는 내부전극 패턴을 병렬로 분기하거나 지그재그로 진행함에 딸 패턴의 폭이 줄어들었지만, 외부전극과의 접촉은 분기된 내부전극 패턴을 통합하여 이루어지거나 내부전극 패턴을 적절히 배치함으로서 접촉면적은 전혀 감소하지 않아 제품의 생산성에 전혀 영향을 끼치지 않는다. 또한, 내부전극 패턴을 병렬로 분기함에 따라 내부전극 패턴의 교차면적을 대폭적으로 줄일 수 있어 정전용량을 배리스터 특성의 열화없이 줄일 수 있으며, 내부전극 패턴의 교차면적이 너무 많이 감소하여 발생하는 얼라인 불량에 의한 정전용량의 편차를 줄일 수 있다.

또한, 패턴시트의 두께를 얇게 하더라도 외부전극 사이에서 전류가 흐르는 전체 세라믹 층의 두께가 패스의 수만큼 배가되는 효과를 나타내게 되어 고전압이 구현 가능하며, 지지층 사이에 개재된 세라믹 시트가 얇아 배리스터 비 직선 저항특성과 누설전류 특성을 향상시키고, 물성의 퇴화현상이 없는 저용량 칩 배리스터를 얻을 수 있다.

Claims (5)

1. 삭제
2. 표면에 내부전극 패턴이 형성된 다수매의 패턴시트들이 적층되고, 상기 적층된 패턴시트의 상하면에 지지층이 설치되고, 양단면에 외부전극이 설치된 적층형 배리스터에 있어서, 상기 패턴시트는

   상기 외부전극과 전기적으로 연결되지 않는 제 1 내부전극 패턴이 쌍을 이루어 병렬로 형성된 제 1 패턴시트;

   상기 제 1 패턴시트 상하면에 적층되고, 상기 제 1 내부전극 패턴 쌍의 일단과 교차되며 상기 외부전극과 전기적으로 연결되지 않는 제 2 내부전극 패턴과, 상기 제 1 내부전극 패턴 쌍의 타단과 교차되고 상기 제 1 내부전극 패턴의 쌍에 대응하는 폭으로 상기 외부전극과 전기적으로 접촉되는 제 3 내부전극 패턴이 형성된제 2 패턴시트들을 포함하는 것을 특징으로 하는 적층형 배리스터.
3. 삭제
4. 표면에 내부전극 패턴이 형성된 다수매의 패턴시트들이 적층되고, 상기 적층된 패턴시트의 상하면에 지지층이 설치되고, 양단면에 외부전극이 설치된 적층형 배리스터에 있어서, 상기 패턴시트는

   상기 외부전극과 전기적으로 연결되지 않는 제 1 내부전극 패턴들이 폭방향으로 나란히 형성된 제 1 패턴시트;

   상기 제 1 패턴시트 상하면에 적층되고, 상기 제 1 내부전극 패턴들과 지그재그로 연결되도록 폭방향 단부들이 교차되며 상기 외부전극과 전기적으로 연결되지 않는 제 2 내부전극 패턴과, 상기 제 1 내부전극 패턴들의 나머지 단부와 교차되고 진행방향에 대응하는 에지가 상기 외부전극에 전기적으로 접촉되는 제 3 내부전극 패턴이 형성된 제 2 패턴시트들을 포함하는 것을 특징으로 하는 적층형 배리스터.
5. 제 2 항 또는 제 4 항중 어느 하나의 항에 있어서, 상기 적층된 패턴시트의 두께는 30㎛ 내지 60㎛ 범위 내에 있는 것을 특징으로 하는 적층형 배리스터.