KR20140118213A - 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 - Google Patents
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Abstract
본 발명의 일 실시형태는 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 유전체층을 사이에 두고 형성된 복수의 내부 전극; 상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 내부 전극과 전기적으로 연결되는 전극층; 및 상기 전극층 상에 형성되며, 상기 전극층의 가장자리가 노출되도록 형성되는 충격 흡수층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
Description
본 발명은 등가직렬저항을 증가시키지 않으면서 충격 흡수 효율이 향상된 외부전극이 적용된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다.
따라서 등가직렬저항(ESR) 값이 낮은 적층 세라믹 커패시터의 필요성이 요구되고 있다.
본 발명은 등가직렬저항을 증가시키지 않으면서 충격 흡수 효율이 향상된 외부전극이 적용된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 유전체층을 사이에 두고 형성된 복수의 내부 전극; 상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 내부 전극과 전기적으로 연결되는 전극층; 및 상기 전극층 상에 형성되며, 상기 전극층의 가장자리가 노출되도록 형성되는 충격 흡수층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 전극층 및 상기 충격 흡수층은 상기 세라믹 본체의 제1 및 제2 단면에서 제1, 제2 주면 또는 제1, 제2 측면으로 연장될 수 있다.
상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 전극층의 길이를 B1, 상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 충격 흡수층의 길이를 B2 라고 할 때, 0.05≤B2/B1＜0.95를 만족할 수 있다.
상기 적층 세라믹 커패시터는 상기 충격 흡수층 상에 형성된 도금층을 더 포함할 수 있다.
상기 도금층은 상기 전극층의 가장자리를 덮도록 형성될 수 있다.
상기 전극층은 소성형 전극일 수 있다.
상기 충격 흡수층은 열경화성 고분자를 포함할 수 있다.
본 발명의 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 단면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 제1 및 제2 단면에 전극층을 형성하는 단계; 및 상기 전극층 상에 전극층의 가장자리가 노출되도록 충격 흡수층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
상기 전극층 및 상기 충격 흡수층은 상기 세라믹 본체의 제1 및 제2 단면에서 제1, 제2 주면 또는 제1, 제2 측면으로 연장될 수 있다.
상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 전극층의 길이를 B1, 상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 충격 흡수층의 길이를 B2 라고 할 때, 0.05≤B2/B1＜0.95를 만족할 수 있다.
상기 적층 세라믹 전자부품의 제조방법은 상기 충격 흡수층을 형성하는 단계 후, 상기 충격 흡수층 상에 도금층을 형성하는 단계를 더 포함할 수 있다.
상기 도금층은 상기 전극층의 가장자리를 덮도록 형성될 수 있다.
상기 전극층은 전도성 금속을 포함하는 페이스트를 도포한 후 소성하여 형성될 수 있다.
상기 충격 흡수층은 열경화성 고분자를 포함할 수 있다.
본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는 복수의 유전체층을 포함하며 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체, 상기 유전체층을 사이에 두고 형성된 복수의 내부 전극, 상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 내부 전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 형성되며, 상기 전극층의 가장자리가 노출되도록 형성되는 충격 흡수층; 을 포함하는 전자부품이 실장된 회로 기판을 제공할 수 있다.
상기 적층 세라믹 커패시터는 상기 충격 흡수층 상에 형성된 도금층을 더 포함할 수 있다.
상기 도금층은 상기 전극층의 가장자리를 덮도록 형성될 수 있다.
본 발명은 등가직렬저항을 증가시키지 않으면서 충격 흡수 효율이 향상된 외부전극이 적용된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 4는 도 3의 A-A' 단면도이다.
도 5는 본 발명의 또 다른 일 실시형태에 따른 전자부품이 실장된 회로기판을 나타내는 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 4는 도 3의 A-A' 단면도이다.
도 5는 본 발명의 또 다른 일 실시형태에 따른 전자부품이 실장된 회로기판을 나타내는 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터(100)
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110); 및 제1 및 제2 외부전극(131, 132)을 포함한다.
본 발명의 일 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(110a) 및 제2 주면(110b)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(110c), 제2 측면(110d), 제1 단면(110e) 및 제2 단면(110f)을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
상기 적층 세라믹 커패시터의 단면도인 도 2에 나타난 바와 같이, 상기 세라믹 본체는 복수의 유전체층(111)과 유전체층(111)상에 형성된 제1 및 제2 내부전극(121,122)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층되어 형성될수 있다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.
본 발명의 일 실시형태에 따르면, y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, x-방향은 세라믹 본체의 길이 방향이며, z-방향은 세라믹 본체의 폭 방향일 수 있다.
상기 세라믹 본체(110)는 길이 방향이 폭 방향 또는 두께 방향보다 길게 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(131)은 상기 제1 내부전극(121)과 전기적으로 연결되며, 상기 제2 외부전극(132)은 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(131,132)은 각각 전극층(131a, 132a) 및 충격 흡수층(131b, 132b)을 포함할 수 있다.
상기 전극층(131a, 132a)은 제1 및 제2 내부전극(121,122)과 직접적으로 연결되어 외부전극과 내부전극 간의 전기적 도통을 확보할 수 있다.
상기 전극층(131a, 132a)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 전극층(131a, 132a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 전극층(131a, 132a) 상에는 충격 흡수층(131b, 132b)이 배치될 수 있으며, 상기 충격 흡수층은 전극층의 가장자리가 노출되도록 형성될 수 있다.
즉, 상기 충격 흡수층은 전극층 보다 좁은 면적을 가지도록 형성될 수 있다.
나아가 상기 전극층(131a, 132a)과 충격 흡수층(131b, 132b)은 상기 세라믹 본체의 제1 및 제2 단면에서 제1, 제2 주면 또는 제1, 제2 측면으로 연장되어 형성될 수 있다. 즉, 제1 및 제2 단면에서 제1, 제2 주면 또는 제1, 제2 측면의 일부를 덮도록 연장된 형태일 수 있다.
다만, 상기 전극층과 상기 충격 흡수층이 제1, 제2 주면 또는 제1, 제2 측면까지 늘어지도록 형성되는 경우라도, 충격 흡수층은 전극층의 가장자리가 노출되도록 형성될 수 있다.
다시 말해, 상기 전극층(131a, 132a)과 상기 충격 흡수층(131b, 132b)에서 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 부분을 각각 전극층 밴드부, 충격 흡수층 밴드부라고 하고, 상기 전극층 밴드부의 길이를 B1, 상기 충격 흡수층 밴드부의 길이를 B2라고 할 때, B1＞B2를 만족하도록 형성될 수 있다.
본 실시형태에 의하면 전극층(131a, 132a)이 충격 흡수층(131b, 132b)에 의해 완전히 덮이지 않고 일부가 노출됨으로써, 전류가 충격 흡수층을 거치지 않고 외부로흐를 수 있다.
충격 흡수층(131b, 132b)이 전극층(131a, 132a)을 완전히 덮는 형태로 적층 세라믹 커패시터가 제작되는 경우, 외부와 전기적 도통을 위해 전류는 반드시 충격 흡수층을 거쳐 흐르게 된다.
따라서 이 경우 충격 흡수층은 전기적 도통이 가능해야 하므로 충격 흡수층은 전기전도도 확보를 위한 전도성 금속 분말과 충격흡수를 위한 베이스 수지를 포함하여 형성될 수 있다. 하지만 충격 흡수층이 베이스 수지를 포함하는 경우 전극층에 비해 높은 비저항 값을 가지게 되고, 이로 인해 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance)이 증가하게 된다.
하지만 본 발명의 실시형태와 같이 충격 흡수층(131b, 132b)이 전극층(131a, 132a)을 덮지 않고 전극층(131a, 132a)의 가장자리가 노출되는 경우, 전류가 충격 흡수층을 지나지 않고 내부전극에서 전극층을 지나 외부로 흐를 수 있다.
전류가 흐를 수 있는 경로가 많은 경우, 전류는 비저항 값이 낮은 경로로 흐르게 되므로, 전류는 충격 흡수층이 아닌 전극층의 노출된 가장자리를 통해 흘러 외부와 도통할 수 있다.
다시 말해, 본 실시형태에서 전류는 내부전극-전극층-외부의 경로를 통해 흐르게 되므로 충격 흡수층에 의해 등가직렬저항이 증가하는 것을 방지할 수 있다.
따라서 전도성 확보를 위해 충격 흡수층이 전도성 금속을 반드시 포함할 필요가 없으며, 베이스 수지만 포함하여 형성될 수 있어 종래보다 충격 흡수 효율을 더욱 향상시킬 수 있다.
상기 충격 흡수층(131b, 132b)은 열경화성 고분자를 포함할 수 있으며, 예를 들어 에폭시 수지, 아크릴 수지 또는 이들의 혼합물을 포함할 수 있으며 이에 제한되는 것은 아니다.
나아가, 본 발명 일 실시형태에 따른 적층 세라믹 커패시터는 상기 전극층 밴드부의 길이인 B1 및 상기 충격 흡수층 밴드부의 길이인 B2가, 0.05≤B2/B1＜0.95를 만족하도록 형성될 수 있다.
상기 B2/B1가 0.05 미만인 경우 적층 세라믹 커패시터의 신뢰성이 확보되지 않으며, B2/B1가 0.95 이상인 경우 전극층이 노출되는 영역이 작아 전류 흐름을 위한 경로가 충분히 확보되지 않고 이로 인해 등가직렬저항이 증가하게 된다.
따라서, B2/B1는 0.05≤B2/B1＜0.95를 만족하도록 형성되는 것이 바람직하다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이며, 도 4는 도 3의 A-A' 단면도이다.
도 3을 참조하면 본 실시형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110)와 제1 및 제2 외부전극(131, 132)를 포함할 수 있으며, 도 4를 참조하면, 상기 제1 및 제2 외부전극(131,132)은 각각 전극층(131a, 132a), 상기 전극층의 가장자리가 노출되도록 형성된 충격 흡수층(131b, 132b) 및 도금층(131c, 132c)을 포함할 수 있다.
본 실시형태에 따른 적층 세라믹 커패시터에 대한 설명 중 상술한 실시형태에 따른 적층 세라믹 커패시터에 관한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술하도록 한다.
상기 도금층(131c, 132c)은 충격 흡수층(131b, 132b) 상에 형성되며, 전극층(131a, 132a)에 닿도록 형성될 수 있다. 따라서 전극층과 도금층은 전기적으로 접속할 수 있다.
나아가 상기 도금층(131c, 132c)은 전극층(131a, 132a)의 가장자리까지 모두 덮도록 형성될 수 있다.
도금층(131c, 132c)이 형성된 경우, 전류는 내부전극-전극층-도금층-외부 의 경로를 통해 도통하게 되며, 상술한 실시형태와 마찬가지로 충격 흡수층에 의한 등가직렬저항이 증가하는 것을 방지할 수 있다.
상기 도금층(131c, 132c)은 이에 제한되는 것은 아니나 니켈(Ni) 또는 주석(Sn)을 포함할 수 있다.
나아가 상기 도금층은 이중층으로 형성될 수 있으며, 충격 흡수층 상에 니켈(Ni) 도금층이 형성되고 니켈(Ni) 도금층 상에 주석(Sn) 도금층이 형성될 수 있으며, 이에 제한되는 것은 아니다.
적층 세라믹 커패시터(100)의 제조방법
본 발명의 다른 일 실시형태는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 단면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 제1 및 제2 단면에 전극층을 형성하는 단계; 및 상기 전극층 상에 전극층의 가장자리가 노출되도록 충격 흡수층을 형성하는 단계; 을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 전기적으로 연결되도록 세라믹 본체(110)의 외부면에 전극층(131a,132a)이 형성될 수 있다. 상기 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 전극층의 외측에 수지 조성물을 도포하여 충격 흡수층(131b, 132b)을 형성할 수 있다. 상기 수지 조성물은 도전성 분말과 베이스 수지를 포함할 수 있으며, 이에 한정되는 것은 아니나 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
나아가 상기 수지 조성물은 도전성 분말을 포함하지 않을 수 있다.
나아가 상기 충격 흡수층 형성 후 충격 흡수층 상에 도금층(131c, 132c)을 형성할 수 있으며, 상기 도금층은 니켈 도금층 및, 상기 니켈 도금층 상에 형성된 주석 도금층을 포함할 수 있다.
전자부품이
실장된
회로기판(200)
도 5는 본 발명의 또 다른 일 실시형태에 따른 전자부품이 실장된 회로기판을 나타내는 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
도 5 및 도 6을 참조하면, 본 실시형태에 따른 전자 부품이 실장된 회로기판은 상부에 제1 및 제2 전극 패드(221,222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100); 를 포함할 수 있다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 적층 세라믹 커패시터가 실장된 회로 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
실험 예
하기 표 1은 전극층 밴드부의 길이(B1)와 충격 흡수층 밴드부의 길이(B2)의 비(B2/B1)에 따른 적층 세라믹 커패시터의 등가직렬저항(ESR), 고착강도 및 신뢰성을 평가한 실험 결과를 나타낸다.
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 370 층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 상하부에 적층하여 적층체를 마련하였다. 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm ×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 전극층, 충격흡수층 및 도금층을 형성하였다. 전극층은 구리(Cu)를 포함하는 페이스트를 도포한 후 소성하여 제작하였으며, 충격 흡수층은 구리(Cu)와 에폭시 수지를 포함하는 페이스트를 도포한 후 경화하여 제작하였다. 도금층은 Ni 도금층으로 형성되었다.
이후 제조된 적층 세라믹 커패시터를 이용하여 등가직렬저항(ESR), 고착강도 및 신뢰성을 평가하였다.
신뢰성 평가 시 절연저항(IR값)이 기준 이하로 떨어지거나 쇼트가 발생하는 경우 NG로 판정하였다.
| 샘플 | B2/B1 | ESR(mΩ) | 고착강도(g·f) | 신뢰성(NG 수) |
| 1* | 0.95≤B2/B1 | 184 | 840 | 0/400 |
| 2 | 0.75≤B2/B1＜0.95 | 23 | 1083 | 0/400 |
| 3 | 0.50≤B2/B1＜0.75 | 14 | 1227 | 0/400 |
| 4 | 0.25≤B2/B1＜0.55 | 17 | 1141 | 0/400 |
| 5 | 0.05≤B2/B1＜0.25 | 13 | 1465 | 0/400 |
| 6* | B2/B1＜0.05 | 15 | 1683 | 18/400 |
*는 비교 예를 나타냄.
상기 표 1에 나타난 바와 같이 B2/B1 값이 0.95인 지점을 경계로 0.95≤B2/B1일 때, 등가직렬저항이 급격하게 증가하고 고착강도는 1000g·f 미만으로 낮게 나타난다. 또한 B2/B1＜0.05인 경우 NG인 적층 세라믹 커패시터의 수가 많아 신뢰성이 저하되는 것을 알 수 있다.
따라서 상술한 바와 같이 B2/B1는 0.05≤B2/B1＜0.95를 만족하는 것이 바람직하다.
즉, 본 발명에 의하면 등가직렬저항을 증가시키지 않으면서 충격 흡수 효율이 향상된 외부전극이 적용된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판의 제공이 가능하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터 110 : 세라믹 본체
111 : 유전체 층 121 : 제1 내부전극
122 : 제2 내부전극 131 : 제1 외부전극
132 : 제2 외부전극 131a, 132b : 전극층
131b, 132b : 충격 흡수층 131c, 132c : 도금층
200 : 적층 세라믹 커패시터가 실장된 회로 기판
210 : 회로 기판 221 : 제1 전극 패드
222 : 제2 전극 패드 230 : 솔더
111 : 유전체 층 121 : 제1 내부전극
122 : 제2 내부전극 131 : 제1 외부전극
132 : 제2 외부전극 131a, 132b : 전극층
131b, 132b : 충격 흡수층 131c, 132c : 도금층
200 : 적층 세라믹 커패시터가 실장된 회로 기판
210 : 회로 기판 221 : 제1 전극 패드
222 : 제2 전극 패드 230 : 솔더
Claims (17)
- 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
상기 유전체층을 사이에 두고 형성된 복수의 내부 전극;
상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 내부 전극과 전기적으로 연결되는 전극층; 및
상기 전극층 상에 형성되며, 상기 전극층의 가장자리가 노출되도록 형성되는 충격 흡수층; 을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 전극층 및 상기 충격 흡수층은 상기 세라믹 본체의 제1 및 제2 단면에서 제1, 제2 주면 또는 제1, 제2 측면으로 연장된 적층 세라믹 커패시터.
- 제2항에 있어서,
상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 전극층의 길이를 B1, 상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 충격 흡수층의 길이를 B2 라고 할 때, 0.05≤B2/B1＜0.95를 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 충격 흡수층 상에 형성된 도금층을 더 포함하는 적층 세라믹 커패시터.
- 제4항에 있어서,
상기 도금층은 상기 전극층의 가장자리를 덮도록 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 전극층은 소성형 전극인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 충격 흡수층은 열경화성 고분자를 포함하는 적층 세라믹 커패시터.
- 복수의 세라믹 그린 시트를 마련하는 단계;
상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계;
상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
상기 내부 전극 패턴의 일단이 단면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 형성하는 단계;
상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 제1 및 제2 단면에 전극층을 형성하는 단계; 및
상기 전극층 상에 전극층의 가장자리가 노출되도록 충격 흡수층을 형성하는 단계;
를 포함하는 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 전극층 및 상기 충격 흡수층은 상기 세라믹 본체의 제1 및 제2 단면에서 제1, 제2 주면 또는 제1, 제2 측면으로 연장되는 적층 세라믹 커패시터의 제조방법.
- 제9항에 있어서,
상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 전극층의 길이를 B1, 상기 세라믹 본체의 제1, 제2 주면 또는 제1, 제2 측면 상에 형성된 충격 흡수층의 길이를 B2 라고 할 때, 0.05≤B2/B1＜0.95를 만족하는 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 충격 흡수층을 형성하는 단계 후, 상기 충격 흡수층 상에 도금층을 형성하는 단계를 더 포함하는 적층 세라믹 커패시터의 제조방법.
- 제11항에 있어서,
상기 도금층은 상기 전극층의 가장자리를 덮도록 형성되는 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 전극층은 전도성 금속을 포함하는 페이스트를 도포한 후 소성하여 형성되는 적층 세라믹 커패시터의 제조방법.
- 제8항에 있어서,
상기 충격 흡수층은 열경화성 고분자를 포함하는 적층 세라믹 커패시터의 제조방법.
- 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는 복수의 유전체층을 포함하며 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체, 상기 유전체층을 사이에 두고 형성된 복수의 내부 전극, 상기 세라믹 본체의 제1 및 제2 단면에 형성되며, 상기 내부 전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 형성되며, 상기 전극층의 가장자리가 노출되도록 형성되는 충격 흡수층; 을 포함하는 전자부품이 실장된 회로 기판.
- 제15항에 있어서,
상기 적층 세라믹 커패시터는 상기 충격 흡수층 상에 형성된 도금층을 더 포함하는 전자부품이 실장된 회로기판.
- 제16항에 있어서,
상기 도금층은 상기 전극층의 가장자리를 덮도록 형성되는 전자부품이 실장된 회로기판.
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| KR1020130033729A KR101462769B1 (ko) | 2013-03-28 | 2013-03-28 | 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 |
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| KR1020130033729A KR101462769B1 (ko) | 2013-03-28 | 2013-03-28 | 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 |
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