KR20140120110A - 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 - Google Patents

적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 Download PDF

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KR20140120110A
KR20140120110A KR1020130035793A KR20130035793A KR20140120110A KR 20140120110 A KR20140120110 A KR 20140120110A KR 1020130035793 A KR1020130035793 A KR 1020130035793A KR 20130035793 A KR20130035793 A KR 20130035793A KR 20140120110 A KR20140120110 A KR 20140120110A
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김병수
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하며 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성되며, 내부에 상부 마크 전극을 포함하는 상부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하고, 상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때 2d≤A1를 만족하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판{Multi layered ceramic capacitor, fabricating method thereof and circuit board for mounting the same}
본 발명은 효과적으로 내부전극을 보호며 절단 정밀도가 향상된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
나아가 제품의 신뢰도 향상을 위해서는 생성된 적층 세라믹 커패시터의 용량 산포가 개선되어야 하며 이를 위해 소성 전 세라믹 적층체를 절단하는 공정에서의 절단 정밀도가 향상되고, 적층 세라믹 커패시터의 내부전극이 외부로 부터 효율적으로 보호될 수 있는 적층 세라믹 커패시터의 제공이 필요하다.
일본 공개 특허 공보 제 2005-020673호
본 발명은 효과적으로 내부전극을 보호며 절단 정밀도가 향상된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하며 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성되며, 내부에 상부 마크 전극을 포함하는 상부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하고, 상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때 2d≤A1를 만족하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 상부 마크 전극은 상기 상부 커버층의 표면으로 노출되지 않을 수 있다.
상기 세라믹 본체의 상면에서 상기 상부 마크 전극까지의 거리를 B1이라고 할 때, 1μm≤B1≤7μm일 수 있다.
상기 상부 마크 전극과 상기 제1 및 제2 내부전극은 서로 동일한 재료로 형성될 수 있다.
상기 상부 마크 전극은 상기 세라믹 본체의 일단면으로 노출될 수 있다.
상기 상부 마크 전극은 상기 세라믹 본체의 단면으로 노출되지 않을 수 있다.
상기 적층 세라믹 커패시터는 상기 액티브층의 하부에 하부 커버층을 더 포함할 수 있다.
상기 하부 커버층은 내부에 하부 마크 전극을 포함하며, 상기 유전체층의 두께를 d, 상기 액티브층의 최하부에 형성된 제2 내부전극과 상기 하부 마크 전극과의 거리를 A2라고 할 때, 2d≤A2를 만족할 수 있다.
상기 하부 마크 전극은 상기 하부 커버층의 표면으로 노출되지 않을 수 있다.
상기 세라믹 본체의 하면에서 상기 하부 마크 전극까지의 거리를 B2라고 할 때, 1μm≤B2≤7μm일 수 있다.
본 발명의 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린 시트에 내부전극 패턴 또는 마크 전극 패턴을 형성하는 단계; 상기 그린 시트를 적층하여 내부에 내부전극 패턴 및 마크 전극 패턴을 포함하는 세라믹 그린 시트 적층체를 마련하는 단계; 상기 마크 전극 패턴을 인식하여 세라믹 그린 시트 적층체를 절단하는 단계; 및 상기 세라믹 그린 시트 적층체를 소성하여 유전체 층, 상기 유전체 층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량을 형상하는 액티브 층, 및 상기 액티브 층의 상부에 형성되며 내부에 상부 마크 전극이 배치된 상부 커버층을 포함하는 세라믹 본체를 제조하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때, 2d≤A1를 만족할 수 있다.
상기 상부 마크 전극은 상기 상부 커버층의 표면으로 노출되지 을 수 있다.
상기 세라믹 본체의 상면에서 상기 상부 마크 전극까지의 거리를 B1이라고 할 때, 1μm≤B1≤7μm일 수 있다.
상기 상부 마크 전극과 상기 제1 및 제2 내부전극은 서로 동일한 재료로 형성될 수 있다.
상기 상부 마크 전극은 상기 세라믹 본체의 일단면으로 노출될 수 있다.
상기 상부 마크 전극은 상기 세라믹 본체의 단면으로 노출되지 않을 수 있다.
상기 세라믹 본체는 상기 액티브층의 하부에 하부 커버층을 더 포함할 수 있다.
상기 하부 커버층은 내부에 하부 마크 전극를 포함하며, 상기 유전체층의 두께를 d, 상기 액티브층의 최하부에 형성된 제2 내부전극과 상기 하부 마크 전극과의 거리를 A2라고 할 때, 2d≤A2를 만족할 수 있다.
상기 하부 마크 전극은 상기 하부 커버층의 표면으로 노출되지 않을 수 있다.
상기 세라믹 본체의 하면에서 상기 하부 마크 전극까지의 거리를 B2라고 할 때, 1μm≤B2≤7μm일 수 있다.
본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하며 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성되며, 내부에 상부 마크 전극을 포함하는 상부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하고, 상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때 2d≤A1를 만족하는 전자부품이 실장된 회로 기판을 제공할 수 있다.
본 발명에 의하면 효과적으로 내부전극을 보호며 절단 정밀도가 향상된 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 다른 일 실시형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 전자부품이 실장된 회로기판을 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터(100)
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 다른 일 실시형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110); 및 제1 및 제2 외부전극(131, 132)을 포함한다.
본 발명의 일 실시형태에 따르면, T-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, L-방향은 세라믹 본체의 길이 방향이며, W-방향은 세라믹 본체의 폭 방향일 수 있다.
상기 세라믹 본체(110)는 길이 방향이 폭 방향 또는 두께 방향보다 길게 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
상기 세라믹 본체에서 두께 방향으로 서로 마주보고 있는 외부면은 세라믹 본체의 상면(ST) 및 하면(SB), 길이 방향으로 서로 마주보고 있는 두 면은 제1 및 제2 단면(SE1, SE2), 폭 방향으로 서로 마주보고 있는 두 면은 제1 및 제2 측면일 수 있다.
도 2를 참조하면, 상기 세라믹 본체(110)는 복수의 유전체층(111), 상기 유전체층(111)을 사이에 두고 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부전극(121,122)을 포함하는 액티브층(115), 및 상기 액티브층(115)의 상부에 형성된 상부 커버층(112) 및 상기 액티브층의 하부에 형성된 하부 커버층(113)을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층(111)을 액티브층(115)의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(131)은 상기 제1 내부전극(121)과 전기적으로 연결되며, 상기 제2 외부전극(132)은 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
나아가 상기 상부 커버층(112)은 내부에 상부 마크 전극(124)을 포함할 수 있으며, 상기 하부 커버층(113)은 내부에 하부 마크 전극(125)을 포함할 수 있다.
상부 커버층 또는 하부 커버층의 내부에 마크 전극이 형성되는 경우 내부전극의 손상을 보다 효율적으로 방지할 수 있다.
상기 상부 마크 전극(124) 및 하부 마크 전극(125)은 세라믹 본체(110) 내에서 내부전극(121,122)보다 외측에 배치되므로, 물리적, 화학적 영향에 내부전극보다 먼저 반응하여 내부전극을 보호할 수 있다.
특히 커버층이 마크 전극을 포함하지 않는 경우, 액티브층 최외측의 내부전극이 손상되어 용량이 감소할 수 있으나 커버층이 마크 전극을 포함하는 경우 액티브 층에 포함된 내부전극이 손상되지 않아 용량감소를 현저하게 줄일 수 있다.
나아가 상기 상부 및 하부 마크 전극(124, 125)이 제1 및 제2 내부전극(121, 122)과 동일한 재료로 형성되는 경우, 외부 자극이 내부전극에 미치는 영향을 더욱 감소시킬 수 있다.
따라서 최초 설계한 용량과 실제 용량의 차이가 작은 적층 세라믹 커패시터의 제조가 가능하며, 이로 인해 용량 산포를 개선할 수 있는 효과가 있다.
또한 도 2에 도시된 바와 같이, 상기 유전체층(111)의 두께를 d, 상기 액티브층(115)의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극(124)과의 거리를 A1, 상기 액티브층(115)의 최하부에 형성된 제2 내부전극과 상기 하부 마크 전극과(!25)의 거리를 A2라고 할 때, 상기 상부 마크 전극은 2d≤A1를, 상기 하부 마크 전극은 2d≤A2을 만족하도록 배치되어 액티브층에 포함된 내부전극과 구분될 수 있다.
또한 마크 전극이 세라믹 본체의 표면으로 노출되는 경우 제1 및 제2 외부전극이 마크 전극을 통해 전기적으로 연결되어 쇼트가 발생할 수 있으므로 상기 상부 및 하부 마크 전극(124, 125)은 세라믹 본체의 표면(ST, SB), 즉 커버층의 표면으로 노출되지 않도록 형성될 수 있다.
나아가, 상기 세라믹 본체의 상면(ST)에서 상부 마크 전극(124)까지의 거리를 B1, 상기 세라믹 본체의 하면(SB)에서 상기 하부 마크 전극(125)까지의 거리를 B2라고 할 때, 상기 상부 마크 전극은 1μm≤B1≤7μm를, 상기 하부 마크 전극은 1μm≤B2≤7μm를 만족하도록 배치될 수 있다.
상술한 바와 같이 제1 및 제2 외부전극이 전기적으로 연결되어 쇼트가 발생할 수 있으므로, 상기 상부 및 하부 마크 전극은 세라믹 본체의 상면 또는 하면에서 1μm 이상의 거리를 두고 배치되는 것이 바람직하다.
또한 본 발명의 상부 및 하부 마크 전극은 적층 세라믹 전자부품의 제조과정에서 절단 위치 인식을 위한 절단 마크로 기능할 수 있는데, 절단 마크로 기능하기 위해 세라믹 본체의 상면 또는 하면에서 7μm 이내의 위치에 배치되는 것이 바람직하다. 세라믹 본체의 상면 또는 하면에서 7μm 보다 멀리 떨어지는 경우, 세라믹 본체의 외부면에서 마크 전극을 인식하기 어려워 절단 마크로서의 기능을 발휘하기 어렵다.
상기 마크 전극(124, 125)은 세라믹 본체의 상부 커버층(1112) 또는 하부 커버층(113) 중 하나 이상에 형성될 수 있다.
즉, 상부 커버층 또는 하부 커버층에 형성되거나 상부 및 하부 커버층 모두에 형성될 수 있다.
또한 상기 상부 및 하부 마크전극(124, 125)은 도 2와 같이 세라믹 본체의 일단면으로 노출되거나 도 3과 같이 양단면 모두로 노출되지 않는 형상으로 형성될 수 있다.
상기 상부 및 하부 마크 전극(124, 125)이 세라믹 본체의 일단면으로 노출되는 경우 제1 또는 제2 내부전극(121, 122)과 동일한 형상으로 형성될 수 있다.
특히 상부 마크 전극은 제1 내부전극과 동일하게 하부 마크 전극은 제2 내부전극과 동일하게 배치될 수 있다. 다시 말해 상부 및 하부 마크 전극은 마크 전극과 가장 인접한 내부전극과 동일한 패턴을 가지도록 배치되어 용량형성에 기여하지 않는다.
즉 상부 마크 전극은 그와 가장 인접한 내부전극(제1 내부전극)과 동일한 외부전극(제1 외부전극)에 접속되며 하부 마크 전극은 그와 가장 인접한 내부전극(제2 내부전극)과 동일한 외부전극(제2 외부전극)과 접속되어 마크 전극과 가장 인접한 내부전극이 서로 동일한 극성을 가져 마크 전극은 용량형성에 기여하지 않으며, 마크 전극이 외부자극에 의해 손상되더라도 적층 세라믹 커패시터의 용량 변화를 수반하지 않아 용량 산포를 더욱 효과적으로 개선할 수 있다.
상기 상부 및 하부 마크 전극이 절단 마크로 기능하는 경우에 대한 설명의 후술하는 적층 세라믹 커패시터의 제조방법에서 자세히 다루도록 한다.
적층 세라믹 커패시터(100)의 제조방법
본 발명의 다른 일 실시형태는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린 시트에 내부전극 패턴 또는 마크 전극 패턴을 형성하는 단계; 상기 그린 시트를 적층하여 내부에 내부전극 패턴 및 마크 전극 패턴을 포함하는 세라믹 그린 시트 적층체를 마련하는 단계; 상기 마크 전극 패턴을 인식하여 세라믹 그린 시트 적층체를 절단하는 단계; 및 상기 세라믹 그린 시트 적층체를 소성하여 유전체 층, 상기 유전체 층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량을 형상하는 액티브 층, 및 상기 액티브 층의 상부에 형성되며 내부에 상부 마크 전극이 배치된 상부 커버층을 포함하는 세라믹 본체를 제조하는 단계; 를 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극패턴 또는 마크 전극 패턴을 형성한 후 내부 전극 패턴이 인쇄된 그린시트를 복수 층 적층 한 뒤 적층체의 상하면에 내부 전극 패턴이 인쇄되지 않은 복수의 그린시트와, 마크 전극 패턴이 인쇄된 그린시트를 적층하여 세라믹 그린 시트 적층체를 마련한다.
상기 마크 전극 패턴은 세라믹 그린 시트 적층체의 상면 또는 하면을 통해 육안 또는 화상카메라가 인식할 수 있도록 세라믹 그린 시트 적층체의 상면 또는 하면으로부터 일정 두께 내에 형성되어야 한다.
좀 더 구체적으로, 상기 마크 전극 패턴은 세라믹 그린 시트 적층체의 상면 또는 하면으로부터 7μm 이내의 두께 범위에서 형성되는 것이 바람직하다.
다음으로 상기 세라믹 그린 시트의 상면 또는 하면을 통해 인식되는 마크 전극 패턴을 절단 위치 결정을 위한 마크로 인식 하여 상기 세라믹 그린 시트 적층체를 절단한 후 소성하여 세라믹 본체를 형성한다.
도 2에 나타난 바와 같이 최종 생성되는 적층 세라믹 커패시터에 포함된 내부 전극 패턴이 추가의 더미 전극을 포함하지 않는 형상인 경우, 상부 및 하부 마크 전극 패턴은 제1 또는 제2 내부전극 패턴과 동일한 형상으로 형성될 수 있으며, 상부 마크 전극 패턴은 제1 내부전극과 동일한 형상으로, 하부 마크 전극 패턴은 제2 내부전극과 동일한 형상으로 형성될 수 있다.
또는 상부 및 하부 마크 전극 패턴 모두 제1 내부전극과 동일한 형상으로 형성될 수 있다.
이 경우 절단 위치는 세라믹 그린시트 적층체의 길이방향에서, 마크 전극 패턴의 중심부 및 마크 전극 패턴이 형성되지 않은 영역의 중심부가 될 수 있으며, 절단된 세라믹 그린시트 적층체의 일 단면으로 마크 전극 패턴이 노출될 수 있다.
본 발명의 다른 일 실시형태에 따르면, 도 3에 나타난 바와 같이 최종 생성된 적층 세라믹 커패시터의 내부전극이 용량 형성에 기여하지 않는 더미 전극(123)을 포함하는 경우, 마크 전극 패턴은 더미 전극(123)을 제외한 제1 또는 제2 내부전극 패턴과 동일하게 형성되거나, 최종 생성된 적층 세라믹 커패시터의 단면으로 노출되지 않도록 형성될 수 있다.
마크 전극 패턴이 제1 및 제2 내부전극 패턴과 동일하게 형성된 경우, 상술 한 실시형태와 마찬가지로 절단위치는 세라믹 그린시트 적층체의 길이방향에서, 마크 전극 패턴의 중심부 및 마크 전극 패턴이 형성되지 않은 영역의 중심부가 될 수 있으며, 절단된 세라믹 그린시트 적층체의 일 단면으로 마크 전극 패턴이 노출될 수 있다.
또한 마크 전극패턴이 최종 생성된 적층 세라믹 커패시터의 단면으로 노출되지 않도록 형성되는 경우 세라믹 그린시트 적층체에서 마크 전극 패턴이 형성되지 않은 영역의 중심부를 절단 위치로 인식할 수 있도록 마크 전극 패턴을 배치할 수 있다.
상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층(112, 113)을 포함하며, 상기 유전체층은 내부전극 패턴이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극 패턴이 인쇄되지 않은 그린시트 및 마크 전극 패턴이 형성된 그린시트가 소성되어 형성된 것이다.
상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결되도록 세라믹 본체(110)의 외부면에 외부전극(131,132)이 형성될 수 있다. 상기 외부전극은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
전자부품이 실장된 회로기판(200)
도 4는 본 발명의 또 다른 일 실시형태에 따른 전자부품이 실장된 회로기판을 나타내는 사시도이다.
도 4를 참조하면, 본 실시형태에 따른 전자 부품이 실장된 회로기판은 상부에 제1 및 제2 전극 패드(221,222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100); 를 포함할 수 있다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 적층 세라믹 커패시터가 실장된 회로 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
본 발명에 의하면, 효과적으로 내부전극을 보호할 수 있으며 제조 과정에서 세라믹 그린시트 적층체의 절단 정밀도를 향상시킬 수 있는 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판의 제공이 가능하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터 110 : 세라믹 본체
111 : 유전체 층 112 : 상부 커버층
113 : 하부 커버층 115 : 액티브 층
121 : 제1 내부전극 122 : 제2 내부전극
123 : 더미 전극 124 : 상부 마크 전극
125 : 하부 마크 전극 131 : 제1 외부전극
132 : 제2 외부전극
200 : 적층 세라믹 커패시터가 실장된 회로 기판
210 : 회로 기판 221 : 제1 전극 패드
222 : 제2 전극 패드 230 : 솔더

Claims (22)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하며 용량이 형성되는 액티브층;
    상기 액티브층의 상부에 형성되며, 내부에 상부 마크 전극을 포함하는 상부 커버층; 및
    상기 세라믹 본체의 양 단면에 형성되며, 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때 2d≤A1를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 상부 마크 전극은 상기 상부 커버층의 표면으로 노출되지 않는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 본체의 상면에서 상기 상부 마크 전극까지의 거리를 B1이라고 할 때, 1μm≤B1≤7μm인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 상부 마크 전극과 상기 제1 및 제2 내부전극은 서로 동일한 재료로 형성되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 상부 마크 전극은 상기 세라믹 본체의 일단면으로 노출된 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 상부 마크 전극은 상기 세라믹 본체의 단면으로 노출되지 않는 적층 세라믹 커패시터.
  7. 제1항에 있어서
    상기 액티브층의 하부에 하부 커버층을 더 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 하부 커버층은 내부에 하부 마크 전극을 포함하며, 상기 유전체층의 두께를 d, 상기 액티브층의 최하부에 형성된 제2 내부전극과 상기 하부 마크 전극과의 거리를 A2라고 할 때, 2d≤A2를 만족하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 하부 마크 전극은 상기 하부 커버층의 표면으로 노출되지 않는 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 세라믹 본체의 하면에서 상기 하부 마크 전극까지의 거리를 B2라고 할 때, 1μm≤B2≤7μm인 적층 세라믹 커패시터.
  11. 복수의 세라믹 그린 시트를 마련하는 단계;
    상기 세라믹 그린 시트에 내부전극 패턴 또는 마크 전극 패턴을 형성하는 단계;
    상기 그린 시트를 적층하여 내부에 내부전극 패턴 및 마크 전극 패턴을 포함하는 세라믹 그린 시트 적층체를 마련하는 단계;
    상기 마크 전극 패턴을 인식하여 세라믹 그린 시트 적층체를 절단하는 단계; 및
    상기 세라믹 그린 시트 적층체를 소성하여 유전체 층, 상기 유전체 층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량을 형상하는 액티브 층, 및 상기 액티브 층의 상부에 형성되며 내부에 상부 마크 전극이 배치된 상부 커버층을 포함하는 세라믹 본체를 제조하는 단계;
    를 포함하는 적층 세라믹 커패시터의 제조방법.
  12. 제11항에 있어서,
    상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때, 2d≤A1를 만족하는 적층 세라믹 커패시터의 제조방법.
  13. 제11항에 있어서,
    상기 상부 마크 전극은 상기 상부 커버층의 표면으로 노출되지 않는 적층 세라믹 커패시터의 제조방법.
  14. 제11항에 있어서,
    상기 세라믹 본체의 상면에서 상기 상부 마크 전극까지의 거리를 B1이라고 할 때, 1μm≤B1≤7μm인 적층 세라믹 커패시터의 제조방법.
  15. 제11항에 있어서,
    상기 상부 마크 전극과 상기 제1 및 제2 내부전극은 서로 동일한 재료로 형성되는 적층 세라믹 커패시터의 제조방법.
  16. 제11항에 있어서,
    상기 상부 마크 전극은 상기 세라믹 본체의 일단면으로 노출된 적층 세라믹 커패시터의 제조방법.
  17. 제11항에 있어서,
    상기 상부 마크 전극은 상기 세라믹 본체의 단면으로 노출되지 않는 적층 세라믹 커패시터의 제조방법.
  18. 제11항에 있어서,
    상기 세라믹 본체는 상기 액티브층의 하부에 하부 커버층을 더 포함하는 적층 세라믹 커패시터의 제조방법.
  19. 제18항에 있어서,
    상기 하부 커버층은 내부에 하부 마크 전극를 포함하며, 상기 유전체층의 두께를 d, 상기 액티브층의 최하부에 형성된 제2 내부전극과 상기 하부 마크 전극과의 거리를 A2라고 할 때, 2d≤A2를 만족하는 적층 세라믹 커패시터의 제조방법.
  20. 제19항에 있어서,
    상기 하부 마크 전극은 상기 하부 커버층의 표면으로 노출되지 않는 적층 세라믹 커패시터의 제조방법.
  21. 제19항에 있어서,
    상기 세라믹 본체의 하면에서 상기 하부 마크 전극까지의 거리를 B2라고 할 때, 1μm≤B2≤7μm인 적층 세라믹 커패시터의 제조방법.
  22. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하며 용량이 형성되는 액티브층;
    상기 액티브층의 상부에 형성되며, 내부에 상부 마크 전극을 포함하는 상부 커버층; 및
    상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하고,
    상기 유전체층의 두께를 d, 상기 액티브층의 최상부에 형성된 제1 내부전극과 상기 상부 마크 전극과의 거리를 A1라고 할 때 2d≤A1를 만족하는 전자부품이 실장된 회로 기판.
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