KR20210056170A - 광대역 커패시터 - Google Patents

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KR20210056170A
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Abstract

메인 전극과 복수의 사이드 전극으로 구성된 복수의 전극 세트를 적층한 적층체의 상부 및 하부에 플로팅 전극을 배치하도록 한 광대역 커패시터를 제시한다. 제시된 광대역 커패시터는 전극 세트의 적층체 상부 및 하부에 배치되어 외부 단자들과 중첩 영역을 형성하는 플로팅 전극을 포함한다.

Description

광대역 커패시터{BROADBAND CAPACITOR}
본 발명은 광대역 커패시터에 관한 것으로, 더욱 상세하게는 고속 통신망의 구성에 사용되는 광대역 커패시터에 관한 것이다.
종래의 광대역 커패시터는 일단부의 측부에 익스텐션 암이 형성된 주전극과 주전극의 타단부를 감싸는 C형 전극으로 구성된 복수의 전극 유닛을 적층하여 구성된다. 종래의 광대역 커패시터는 주전극들 간의 중첩을 통해 1차 정전 용량을 형성하고, C형 전극과 주전극 사이에서 2차 정전 용량을 형성하여 정전 용량을 증가시켜 광대역 특성을 구현하고 있다.
하지만, 종래의 광대역 커패시터는 익스텐션 암과 주전극이 연결되는 단부와 C형 전극으로 인해 주전극의 면적을 변경할 수 있는 범위가 한정되어 정전 용량값의 변경이 어려운 문제점이 있다.
일본등록특허 제5536393호
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 메인 전극과 복수의 사이드 전극으로 구성된 복수의 전극 세트를 적층한 적층체의 상부 및 하부에 플로팅 전극을 배치하도록 한 광대역 커패시터를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 광대역 커패시터는 내부에 복수의 전극 세트가 적층된 적층체가 배치되고, 상면, 하면, 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 갖는 유전체, 유전체의 제1 측면에 배치되고, 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장되어 배치된 제1 외부 전극, 유전체의 제2 측면에 배치되고, 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장되어 배치된 제2 외부 전극, 적층체의 상부에 배치되어 유전체의 상면에 배치된 제1 외부 전극 및 제2 외부 전극과 중첩된 상부 플로팅 전극 및 적층체의 하부에 배치되어 유전체의 하면에 배치된 제1 외부 전극 및 제2 외부 전극과 중첩된 하부 플로팅 전극을 포함한다.
상부 플로팅 전극 및 하부 플로팅 전극은 유전체의 내부에 배치되고, 상부 플로팅 전극과 적층체 사이 및 하부 플로팅 전극과 적층체 사이에는 유전체층이 개재될 수 있다.
상부 플로팅 전극은 하나 이상의 제1 전극판이 적층되고, 하부 플로팅 전극은 하나 이상의 제2 전극판이 적층될 수 있다.
복수의 전극 세트는 제1 전극 세트 및 제2 전극 세트를 포함하고, 제1 전극 세트는 제1 변, 제1 변과 대향되는 제2 변, 제3 변 및 제3 변과 대향되는 제4 변을 갖는 제1 메인 전극, 제1 메인 전극과 이격되어 제1 메인 전극의 제3 변과 마주하여 배치되고, 제1 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제1 사이드 전극, 제1 메인 전극과 이격되어 제1 메인 전극의 제4 변과 마주하여 배치되고, 제1 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제2 사이드 전극, 제1 메인 전극과 이격되어 제1 메인 전극의 제3 변과 마주하여 배치되고, 제1 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제3 사이드 전극, 제1 메인 전극과 이격되어 제1 메인 전극의 제4 변과 마주하여 배치되고, 제1 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제4 사이드 전극을 포함하고, 제2 전극 세트는 제1 변, 제1 변과 대향되는 제2 변, 제3 변 및 제3 변과 대향되는 제4 변을 갖는 제2 메인 전극, 제2 메인 전극과 이격되어 제2 메인 전극의 제3 변과 마주하여 배치되고, 제2 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제5 사이드 전극, 제2 메인 전극과 이격되어 제2 메인 전극의 제4 변과 마주하여 배치되고, 제2 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제6 사이드 전극, 제2 메인 전극과 이격되어 제2 메인 전극의 제3 변과 마주하여 배치되고, 제2 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제7 사이드 전극, 제2 메인 전극과 이격되어 제2 메인 전극의 제4 변과 마주하여 배치되고, 제2 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제8 사이드 전극을 포함할 수 있다.
제1 사이드 전극 및 제2 사이드 전극은 제1 메인 전극의 제1 변과 동일 선상에 배치된 한 변을 갖고, 제3 사이드 전극 및 제4 사이드 전극은 제1 메인 전극의 제1 변 및 제2 변과 동일 선상에 배치된 변을 갖지 않고, 제1 사이드 전극은 제1 메인 전극을 중심으로 제2 사이드 전극과 대향되고, 제3 사이드 전극은 제1 메인 전극을 중심으로 제4 사이드 전극과 대향되고, 제1 메인 전극, 제1 사이드 전극 및 제2 사이드 전극은 제1 외부 전극와 전기적으로 연결되고, 제3 사이드 전극 및 제4 사이드 전극은 제2 외부 전극와 전기적으로 연결될 수 있다.
제5 사이드 전극 및 제6 사이드 전극은 제2 메인 전극의 제1 변과 동일 선상에 배치된 한 변을 갖고, 제7 사이드 전극 및 제8 사이드 전극은 제2 메인 전극의 제1 변 및 제2 변과 동일 선상에 배치된 변을 갖지 않고, 제5 사이드 전극은 제2 메인 전극을 중심으로 제6 사이드 전극과 대향되고, 제7 사이드 전극은 제2 메인 전극을 중심으로 제8 사이드 전극과 대향되고, 제2 메인 전극, 제5 사이드 전극 및 제6 사이드 전극은 제2 외부 전극와 전기적으로 연결되고, 제7 사이드 전극 및 제8 사이드 전극은 제1 외부 전극와 전기적으로 연결될 수 있다.
유전체는 복수의 유전체 시트가 적층된 적층체이고, 복수의 유전체 시트는 제1 전극 세트가 배치된 제1 유전체 시트 및 제2 전극 세트가 배치된 제2 유전체 시트를 포함할 수 있다.
본 발명에 의하면, 광대역 커패시터는 일반적인 커패시터와 동일한 크기로 제작된 경우, 기존의 커패시터에 비해 정전 용량을 증가시킬 수 있기 때문에, 넓은 주파수 대역 범위에서 기준 이하의 손실을 유지할 수 있어 광대역을 커버할 수 있어 효과가 있다.
또한, 광대역 커패시터는 메인 전극을 전기적으로 연결되지 않은 외부 전극과 인접한 위치까지 확장할 수 있기 때문에, 메인 전극의 길이를 가변을 통해 요구되는 정전 용량값을 구현할 수 있어 작은 면적에서도 정전 용량값의 자유도가 높아지는 효과가 있다.
또한, 광대역 커패시터는 메인 전극의 측면에 복수의 사이드 패턴을 배치함으로써, 종래의 광대역 커패시터에 비해 공진 빈도 및 레벨이 감소되어 광대역 특성이 향상되는 효과가 있다.
또한, 광대역 커패시터는 메인 전극과 복수의 사이드 전극으로 구성된 복수의 전극 세트를 적층한 적층체의 상부 및 하부에 플로팅 전극을 배치함으로써, 공진 레벨을 감소시킬 수 있는 효과가 있다.
또한, 광대역 커패시터는 플로팅 전극을 복수층으로 구성함으로써, 공진 레벨을 더욱 감소시킬 수 있는 효과가 있다.
도 1 내지 도 4는 본 발명의 실시 예에 따른 광대역 커패시터를 설명하기 위한 도면.
도 5 내지 도 11은 본 발명의 실시 예에 따른 광대역 커패시터의 전극 유닛을 설명하기 위한 도면.
도 12는 본 발명의 실시 예에 따른 광대역 커패시터의 성능을 종래의 광대역 커패시터와 비교 설명하기 위한 도면.
도 13 및 도 14는 본 발명의 다른 실시 예에 따른 광대역 커패시터를 설명하기 위한 도면.
도 15는 본 발명의 또 다른 실시 예에 따른 광대역 커패시터를 설명하기 위한 도면.
도 16은 본 발명의 실시 예에 따른 광대역 커패시터의 성능을 종래의 광대역 커패시터와 비교 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 4를 참조하면, 본 발명의 실시 예에 따른 광대역 커패시터는 유전체(100), 유전체(100) 내에 배치된 복수의 전극 유닛(200), 제1 외부 전극(320) 및 제2 외부 전극(340)을 포함하여 구성된다.
유전체(100)는 상면, 하면, 제1 측면, 제1 측면에 대향되는 제2 측면, 제3 측면, 제3 측면에 대향되는 제4 측면을 갖는 직육면체로 구성된 것을 일례로 한다. 유전체(100)는 전극 유닛(200)이 형성된 복수의 유전체(100) 시트가 적층되어 구성될 수 있다.
제1 외부 전극(320)은 유전체(100)의 제1 측면에 배치되는 전극이다. 제1 외부 전극(320) 및 제2 외부 전극(340)은 유전체(100)의 상면, 하면, 제3측면 및 제4 측면으로 연장되어 형성될 수 있다.
제2 외부 전극(340)은 유전체(100)의 제2 측면에 배치되는 전극이다. 제2 외부 전극(340) 및 제2 외부 전극(340)은 유전체(100)의 상면, 하면, 제3측면 및 제4 측면으로 연장되어 형성될 수 있다.
이때, 제1 외부 전극(320) 및 제2 외부 전극(340)은 유전체(100)의 상면, 하면, 제3측면 및 제4 측면에서 소정 간격 이격되어 서로 마주보도록 형성될 수 있다.
복수의 전극 유닛(200)은 순차적으로 적층되어 유전체(100) 내부에 배치된다. 각 전극 유닛(200)은 제1 전극 세트(220) 및 제2 전극 세트(240)를 포함하여 구성된다. 그에 따라, 유전체(100)의 내부에는 제1 전극 세트(220)가 형성된 복수의 유전체(100) 시트 및 제2 전극 세트(240)가 형성된 복수의 유전체(100) 시트가 교대로 적층되어 형성되는 것을 일례로 한다.
여기서, 도 4에서는 3개의 전극 유닛(200; 즉, 3개의 제1 전극 세트(220) 및 3개의 제2 전극 세트(240))가 적층된 것으로 도시하였으나, 광대역 커패시터를 구성하기 위해 적층되는 전극 유닛(200)의 개수는 설치되는 장치에서 요구되는 커패시턴스 등의 특성에 따라 다양하게 변경될 수 있으므로 도면에 도시된 개수로 한정되지 않는다.
제1 전극 세트(220)는 제1 메인 전극(221), 제1 사이드 전극(223), 제2 사이드 전극(225), 제3 사이드 전극(227) 및 제4 사이드 전극(229)을 포함한다.
제1 메인 전극(221)은 판상의 도전체로 구성된다. 제1 메인 전극(221)은 제1 외부 전극(320)과 전기적으로 연결되는 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변 및 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제1 사이드 전극(223)은 판상의 도전체로 구성되어 제1 메인 전극(221)과 소정간격 이격되어 배치된다. 제1 사이드 전극(223)은 제1 메인 전극(221)의 제3 변 방향에서 제1 메인 전극(221)의 제1 변 방향으로 치우쳐져 배치된다.
제2 사이드 전극(225)은 판상의 도전체로 구성되어 제1 메인 전극(221)과 소정간격 이격되어 배치된다. 제2 사이드 전극(225)은 제1 메인 전극(221)의 제4 변 방향에서 제1 메인 전극(221)의 제1 변 방향으로 치우쳐져 배치된다. 그에 따라, 제2 사이드 전극(225)은 제1 메인 전극(221)을 중심으로 하여 제1 사이드 전극(223)과 대향되도록 배치된다.
제3 사이드 전극(227)은 판상의 도전체로 구성되어 제1 메인 전극(221)과 소정간격 이격되도록 배치된다. 제3 사이드 전극(227)은 제1 메인 전극(221)의 제3 변 방향에서 제1 메인 전극(221)의 제2 변 방향으로 치우쳐져 배치된다. 그에 따라, 제3 사이드 전극(227)은 제1 메인 전극(221) 및 제1 사이드 전극(223)과 마주하여 배치된다.
제4 사이드 전극(229)은 판상의 도전체로 구성되어 제1 메인 전극(221)과 소정간격 이격되도록 배치된다. 제4 사이드 전극(229)은 제1 메인 전극(221)의 제4 변 방향에서 제1 메인 전극(221)의 제2 변 방향으로 치우쳐져 배치된다. 그에 따라, 제4 사이드 전극(229)은 제1 메인 전극(221)을 중심으로 하여 제3 사이드 전극(227)과 대향되도록 배치되며, 제1 메인 전극(221) 및 제2 사이드 전극(225)과 마주하여 배치된다.
이때, 제1 메인 전극(221), 제1 사이드 전극(223) 및 제2 사이드 전극(225)은 제1 외부 전극(320)과 전기적으로 연결되며, 제3 사이드 전극(227) 및 제4 사이드 전극(229)은 제2 외부 전극(340)과 전기적으로 연결된다. 또한, 제1 메인 전극(221)의 제2 변은 제2 외부 전극(340)과 소정 간격 이격되어 제2 외부 전극(340)과 전기적으로 분리된다.
제2 전극 세트(240)는 제2 메인 전극(241), 제5 사이드 전극(243), 제6 사이드 전극(245), 제7 사이드 전극(247) 및 제8 사이드 전극(249)을 포함하여 구성된다.
제2 메인 전극(241)은 판상의 도전체로 구성된다. 제2 메인 전극(241)은 제2 외부 전극(340)과 전기적으로 연결되는 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변 및 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제5 사이드 전극(243)은 판상의 도전체로 구성되어 제2 메인 전극(241)과 소정간격 이격되어 배치된다. 제5 사이드 전극(243)은 제2 메인 전극(241)의 제3 변 방향에서 제2 메인 전극(241)의 제1 변 방향으로 치우쳐져 배치된다.
제6 사이드 전극(245)은 판상의 도전체로 구성되어 제2 메인 전극(241)과 소정간격 이격되어 배치된다. 제6 사이드 전극(245)은 제2 메인 전극(241)의 제4 변 방향에서 제2 메인 전극(241)의 제1 변 방향으로 치우쳐져 배치된다. 그에 따라, 제6 사이드 전극(245)은 제2 메인 전극(241)을 중심으로 하여 제5 사이드 전극(243)과 대향되도록 배치된다.
제7 사이드 전극(247)은 판상의 도전체로 구성되어 제2 메인 전극(241)과 소정간격 이격되도록 배치된다. 제7 사이드 전극(247)은 제2 메인 전극(241)의 제3 변 방향에서 제2 메인 전극(241)의 제2 변 방향으로 치우쳐져 배치된다. 그에 따라, 제7 사이드 전극(247)은 제2 메인 전극(241) 및 제5 사이드 전극(243)과 마주하여 배치된다.
제8 사이드 전극(249)은 판상의 도전체로 구성되어 제2 메인 전극(241)과 소정간격 이격되도록 배치된다. 제8 사이드 전극(249)은 제2 메인 전극(241)의 제4 변 방향에서 제2 메인 전극(241)의 제2 변 방향으로 치우쳐져 배치된다. 그에 따라, 제8 사이드 전극(249)은 제2 메인 전극(241)을 중심으로 하여 제7 사이드 전극(247)과 대향되도록 배치되며, 제2 메인 전극(241) 및 제6 사이드 전극(245)과 마주하여 배치된다.
이때, 제2 메인 전극(241), 제5 사이드 전극(243) 및 제6 사이드 전극(245)은 제2 외부 전극(340)과 전기적으로 연결되며, 제7 사이드 전극(247) 및 제8 사이드 전극(249)은 제1 외부 전극(320)과 전기적으로 연결된다. 또한, 제2 메인 전극(241)의 제2 변은 제1 외부 전극(320)과 소정 간격 이격되어 제1 외부 전극(320)과 전기적으로 분리된다.
도 5 및 도 6을 참조하면, 광대역 커패시터는 인접한 전극 유닛(200)들 사이에서 제1 정전 용량(C1)을 형성한다. 즉, 복수의 전극 유닛(200)들이 적층됨에 따라 제1 메인 전극(221) 및 제2 메인 전극(241) 사이에 중첩 영역이 형성되며, 광대역 커패시터는 제1 메인 전극(221) 및 제2 메인 전극(241)의 중첩 영역에서 제1 정전 용량(C1)을 형성한다.
또한, 광대역 커패시터는 메인 전극과 사이드 전극이 마주하는 영역 및 메인 전극과 외부 전극이 마주하는 영역에서 제2 정전 용량(C2)을 형성한다. 즉, 광대역 커패시터는 제1 메인 전극(221)과 제3 사이드 전극(227) 사이, 제1 메인 전극(221)과 제4 사이드 전극(229) 사이 및 제1 메인 전극(221)과 제2 외부 전극(340) 사이에서 제2 정전 용량(C2)을 형성한다. 광대역 커패시터는 제2 메인 전극(241)과 제7 사이드 전극(247) 사이, 제2 메인 전극(241)과 제8 사이드 전극(249) 사이 및 제2 메인 전극(241)과 제1 외부 전극(320) 사이에서 제2 정전 용량(C2)을 형성한다. 이때, 메인 전극과 사이드 전극 및 외부 전극 사이에서는 제1 정전 용량(C1)보다 적은 제2 정전 용량(C2)이 형성된다.
또한, 광대역 커패시터는 인접 배치된 두 사이드 전극이 마주하는 영역에서 제3 정전 용량(C3)을 형성한다. 즉, 광대역 커패시터는 제1 사이드 전극(223) 및 제3 사이드 전극(227) 사이, 제2 사이드 전극(225) 및 제4 사이드 전극(229) 사이, 제5 사이드 전극(243) 및 제7 사이드 전극(247) 사이 및 제6 사이드 전극(245) 및 제8 사이드 전극(249) 사이에서 제3 정전 용량(C3)을 형성한다. 이때, 인접 배치된 두 사이드 전극 사이에서는 제1 정전 용량(C1) 및 제2 정전 용량(C2)보다 적은 제3 정전 용량(C3)이 형성된다.
이처럼, 광대역 커패시터는 일반적인 커패시터와 동일한 크기로 제작된 경우, 기존의 커패시터에 비해 정전 용량을 증가시킬 수 있기 때문에, 넓은 주파수 대역 범위에서 기준 이하의 손실을 유지할 수 있다.
도 7 및 도 8을 참조하면, 제1 메인 전극(221)의 길이(D1)는 정전 용량의 조절(가변)을 위해 변경될 수 있다. 즉, 제1 메인 전극(221)의 길이(D1)는 제1 메인 전극(221)의 제1 변에서 제2 변까지의 직선 거리를 의미하고, 제2 메인 전극(241)과 최소한의 중첩 영역을 형성하면서 제3 사이드 전극(227) 및 제4 사이드 전극(229)과 마주하면 영역이 존재하는 위치(P11)에서부터 제2 외부 전극(340)과 전기적으로 연결되지 않으면서 제2 외부 전극(340)과 가장 인접한 위치(P12)까지 변경이 가능하다.
제2 메인 전극(241)의 길이(D2)도 정전 용량의 조절을 위해 변경될 수 있다. 즉, 제2 메인 전극(241)의 길이(D2)는 제2 메인 전극(241)의 제1 변에서 제2 변까지의 직선 거리를 의미하고, 제1 메인 전극(221)과 최소한의 중첩 영역을 형성하면서 제7 사이드 전극(247) 및 제8 사이드 전극(249)과 마주하면 영역이 존재하는 위치(P21)에서부터 제1 외부 전극(320)과 전기적으로 연결되지 않으면서 제1 외부 전극(320)과 가장 인접한 위치(P22)까지 변경이 가능하다.
이처럼, 광대역 커패시터는 메인 전극을 전기적으로 연결되지 않은 외부 전극과 인접한 위치까지 확장할 수 있기 때문에, 메인 전극의 길이를 가변하여 요구되는 정전 용량값을 구현할 수 있어 작은 면적에서도 정전 용량값의 자유도가 높아진다.
광대역 커패시터는 사이드 전극의 길이(DS)를 변경하여 정전 용량을 조절(가변)할 수도 있다.
도 9를 참조하면, 일반적으로 제1 사이드 전극(223) 내지 제4 사이드 전극(229)은 모두 동일한 길이(DS)를 갖도록 형성된다.
도 10을 참조하면, 정전 용량을 높이는 경우 제1 메인 전극(221)과 제3 사이드 전극(227) 및 제4 사이드 전극(229)이 마주하면 영역이 커져야 하기 때문에 제3 사이드 전극(227) 및 제4 사이드 전극(229)의 길이(DS2)는 제1 사이드 전극(223) 및 제2 사이드 전극(225)의 길이(DS1)보다 길게 형성된다.
도 11을 참조하면, 정전 용량을 낮추는 경우 제1 메인 전극(221)과 제3 사이드 전극(227) 및 제4 사이드 전극(229)이 마주하면 영역이 작아져야 하기 때문에 제3 사이드 전극(227) 및 제4 사이드 전극(229)의 길이(DS2)는 제1 사이드 전극(223) 및 제2 사이드 전극(225)의 길이(DS1)보다 짧게 형성된다.
여기서, 도면에 도시하지는 않았으나, 제5 사이드 전극(243) 내치 제8 사이드 전극(249)도 제1 사이드 전극(223) 및 제4 사이드 전극(229)과 마찬가지로 정전 용량의 조절(가변)을 위해 변경될 수 있다.
도 12를 참조하면, 종래의 광대역 커패시터(A)는 대략 4GHz 정도와 12GHz 정도에서 공진이 발생하며, 각 주파수에서의 공진 레벨이 대략 -0.4dB 정도 및 대략 -0.3dB 정도로 측정된다.
이에 반해, 본 발명의 실시 예에 따른 광대역 커패시터(B)는 대략 10GHz 정도에서만 공진이 발생하면, 해당 주파수에서의 공진 레벨이 대략 -0.3dB 정도로 측정된다.
이처럼, 본 발명의 실시 예에 따른 광대역 커패시터는 메인 전극의 측면에 복수의 사이드 패턴을 배치함으로써, 종래의 광대역 커패시터에 비해 공진 빈도 및 레벨이 감소되어 광대역 특성이 향상된다.
도 13을 참조하면, 본 발명의 실시 예에 따른 광대역 커패시터는 복수의 전극 세트가 적층된 적층체의 상부에 배치된 상부 플로팅 전극(420) 및 적층체의 하부에 배치된 하부 플로팅 전극(440)을 더 포함할 수 있다.
상부 플로팅 전극(420)은 판상의 도전체로 구성된다. 상부 플로팅 전극(420)은 복수의 전극 유닛이 적층된 적층체의 상부에 배치된다. 상부 플로팅 전극(420)은 적층체의 최상부에 배치된 전극 세트와 소정 간격 이격되며, 그 사이에는 유전체층이 개재된다.
하부 플로팅 전극(440)은 판상의 도전체로 구성된다. 하부 플로팅 전극(440)은 복수의 전극 유닛이 적층된 적층체의 하부에 배치된다. 하부 플로팅 전극(440)은 적층체의 최하부에 배치된 전극 세트와 소정 간격 이격되며, 그 사이에는 유전체층이 개재된다.
상부 플로팅 전극(420) 및 하부 플로팅 전극(440)은 적층체를 중심으로 대향되도록 배치되며, 제1 외부 전극(320) 및 제2 외부 전극(340)과 적어도 일부가 중첩되도록 배치된다.
여기서, 본 발명의 실시 예에 따른 광대역 커패시터는 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)을 모두 포함하는 것으로 도시 및 설명하였으나, 이에 한정되지 않고 하나의 플로팅 전극만을 포함하여 구성될 수도 있다. 이 경우에도, 종래의 광대역 커패시터에 비해 공진 레벨이 감소되는 효과가 있다.
광대역 커패시터는 종래의 광대역 커패시터에서 외부 전극들 사이의 이격 공간에서 정전 용량이 형성되는 프렌지 이펙트를 이용하지 않고, 외부 전극과 플로팅 전극 사이에서 형성된 제4 정전 용량을 이용하여 전체 정전 용량을 증가시킨다.
도 14를 참조하면, 유전체의 상면에 배치된 제1 외부 전극 및 제2 외부 전극과 상부 플로팅 전극(420) 사이에는 제4 정전 용량이 형성된다. 마찬가지로, 유전체의 하부에 배치된 제1 외부 전극 및 제2 외부 전극과 하부 플로팅 전극(440) 사이에도 제4 정전 용량이 형성된다. 이때, 제4 정전 용량은 외부 전극들 사이에서 형성된 정전 용량 이상의 정전 용량값을 가진다.
도 15를 참조하면, 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)은 각각 복수의 전극판을 포함하여 구성될 수 있다.
상부 플로팅 전극(420)은 복수의 제1 전극판(422)이 적층되어 구성된다. 이때, 복수의 제1 전극판(422)은 각각 유전체 시트에 배치되고, 유전체 시트들이 적층됨에 따라 복수의 제1 전극판(422) 사이에는 유전체층이 개재된다.
하부 플로팅 전극(440)은 복수의 제2 전극판(442)이 적층되어 구성된다. 이때, 복수의 제2 전극판(442)은 각각 유전체 시트에 배치되고, 유전체 시트들이 적층됨에 따라 복수의 제2 전극판(442) 사이에는 유전체층이 개재된다.
유전체의 상면에 배치된 제1 외부 전극 및 제2 외부 전극과 상부 플로팅 전극(420) 사이에는 제4 정전 용량이 형성된다. 마찬가지로, 유전체의 하부에 배치된 제1 외부 전극 및 제2 외부 전극과 하부 플로팅 전극(440) 사이에도 제4 정전 용량이 형성된다. 이때, 제1 전극판(422)들 및 제2 전극 판들 사이에도 제4 정전 용량이 형성될 수 있다.
도 16을 참조하면, 종래의 광대역 커패시터(A)는 대략 4GHz 정도, 대략 10GHz 정도와 대략 18GHz 정도에서 공진이 발생하며, 각 주파수에서의 공진 레벨이 대략 -0.64dB 정도, 대략 -0.27dB 정도 및 대략 -0.24dB 정도로 측정된다.
이에 반해, 본 발명의 실시 예에서 광대역 커패시터 중 메인 전극의 측면에 복수의 사이드 패턴을 배치한 구조(B)에서는 대략 10GHz 정도에서만 공진이 발생하면, 해당 주파수에서의 공진 레벨이 대략 -0.31dB 정도로 측정된다.
또한, 본 발명의 실시 예에서 광대역 커패시터 중 단층의 플로팅 전극을 배치한 구조(C)에서는 대략 1GHz 정도에서만 공진이 발생하며, 해당 주파수에서의 공진 레벨이 대략 -0.11 정도로 측정된다.
이때, 본 발명의 실시 예에서 광대역 커패시터 중 복층의 플로팅 전극을 배치한 구조에서는 단층의 플로팅 전극 구조와 거의 동일한 공진 및 공진 레벨이 측정되며, 미세하게 공진 레벨이 감소된다.
이처럼, 광대역 커패시터는 메인 전극과 복수의 사이드 전극으로 구성된 복수의 전극 세트를 적층한 적층체의 상부 및 하부에 플로팅 전극을 배치함으로써, 공진 레벨을 감소시킬 수 있다
또한, 광대역 커패시터는 플로팅 전극을 복수층으로 구성함으로써, 공진 레벨을 더욱 감소시킬 수 있다.
여기서, 플로팅 전극은 일단부의 측부에 익스텐션 암이 형성된 주전극과 주전극의 타단부를 감싸는 C형 전극으로 구성된 복수의 전극 유닛들이 적층된 적층체 상에 배치될 수도 있으나, 메인 전극 및 복수의 사이드 전극을 포함하는 전극 세트들이 적층된 적층체 상에 배치될때 공진 레벨 감소 효과가 증대된다.
이상에서 본 발명에 따른 바람직한 실시 예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형 예 및 수정 예를 실시할 수 있을 것으로 이해된다.
100: 유전체 200: 전극 유닛
220: 제1 전극 세트 221: 제1 메인 전극
223: 제1 사이드 전극 225: 제2 사이드 전극
227: 제3 사이드 전극 229: 제4 사이드 전극
240: 제1 전극 세트 241: 제2 메인 전극
243: 제5 사이드 전극 245: 제6 사이드 전극
247: 제7 사이드 전극 249: 제8 사이드 전극
320: 제1 외부 전극 340: 제2 외부 전극
420: 상부 플로팅 전극 440: 하부 플로팅 전극
422: 제1 전극판 442: 제2 전극판

Claims (11)

  1. 내부에 복수의 전극 세트가 적층된 적층체가 배치되고, 상면, 하면, 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 갖는 유전체;
    상기 유전체의 제1 측면에 배치되고, 상기 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장되어 배치된 제1 외부 전극;
    상기 유전체의 제2 측면에 배치되고, 상기 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장되어 배치된 제2 외부 전극;
    상기 적층체의 상부에 배치되어 상기 유전체의 상면에 배치된 제1 외부 전극 및 상기 제2 외부 전극과 중첩된 상부 플로팅 전극; 및
    상기 적층체의 하부에 배치되어 상기 유전체의 하면에 배치된 제1 외부 전극 및 상기 제2 외부 전극과 중첩된 하부 플로팅 전극을 포함하는 광대역 커패시터.
  2. 제1항에 있어서,
    상기 상부 플로팅 전극 및 상기 하부 플로팅 전극은 상기 유전체의 내부에 배치되고,
    상기 상부 플로팅 전극과 상기 적층체 사이 및 상기 하부 플로팅 전극과 상기 적층체 사이에는 유전체층이 개재된 광대역 커패시터.
  3. 제1항에 있어서,
    상기 상부 플로팅 전극은 하나 이상의 제1 전극판이 적층되고, 상기 하부 플로팅 전극은 하나 이상의 제2 전극판이 적층된 광대역 커패시터.
  4. 제1항에 있어서,
    상기 복수의 전극 세트는 제1 전극 세트 및 제2 전극 세트를 포함하고,
    상기 제1 전극 세트는,
    제1 변, 제1 변과 대향되는 제2 변, 제3 변 및 제3 변과 대향되는 제4 변을 갖는 제1 메인 전극;
    상기 제1 메인 전극과 이격되어 상기 제1 메인 전극의 제3 변과 마주하여 배치되고, 상기 제1 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제1 사이드 전극;
    상기 제1 메인 전극과 이격되어 상기 제1 메인 전극의 제4 변과 마주하여 배치되고, 상기 제1 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제2 사이드 전극;
    상기 제1 메인 전극과 이격되어 상기 제1 메인 전극의 제3 변과 마주하여 배치되고, 상기 제1 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제3 사이드 전극;
    상기 제1 메인 전극과 이격되어 상기 제1 메인 전극의 제4 변과 마주하여 배치되고, 상기 제1 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제4 사이드 전극을 포함하고,
    상기 제2 전극 세트는,
    제1 변, 제1 변과 대향되는 제2 변, 제3 변 및 제3 변과 대향되는 제4 변을 갖는 제2 메인 전극;
    상기 제2 메인 전극과 이격되어 상기 제2 메인 전극의 제3 변과 마주하여 배치되고, 상기 제2 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제5 사이드 전극;
    상기 제2 메인 전극과 이격되어 상기 제2 메인 전극의 제4 변과 마주하여 배치되고, 상기 제2 메인 전극의 제1 변 방향으로 치우쳐져 배치된 제6 사이드 전극;
    상기 제2 메인 전극과 이격되어 상기 제2 메인 전극의 제3 변과 마주하여 배치되고, 상기 제2 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제7 사이드 전극;
    상기 제2 메인 전극과 이격되어 상기 제2 메인 전극의 제4 변과 마주하여 배치되고, 상기 제2 메인 전극의 제2 변 방향으로 치우쳐져 배치된 제8 사이드 전극을 포함하는 광대역 커패시터.
  5. 제4항에 있어서,
    상기 제1 사이드 전극 및 상기 제2 사이드 전극은 상기 제1 메인 전극의 제1 변과 동일 선상에 배치된 한 변을 갖고, 상기 제3 사이드 전극 및 상기 제4 사이드 전극은 상기 제1 메인 전극의 제1 변 및 제2 변과 동일 선상에 배치된 변을 갖지 않는 광대역 커패시터.
  6. 제4항에 있어서,
    상기 제1 사이드 전극은 상기 제1 메인 전극을 중심으로 상기 제2 사이드 전극과 대향되고, 상기 제3 사이드 전극은 상기 제1 메인 전극을 중심으로 상기 제4 사이드 전극과 대향된 광대역 커패시터.
  7. 제4항에 있어서,
    상기 제1 메인 전극, 상기 제1 사이드 전극 및 상기 제2 사이드 전극은 상기 제1 외부 전극와 전기적으로 연결되고,
    상기 제3 사이드 전극 및 상기 제4 사이드 전극은 상기 제2 외부 전극와 전기적으로 연결된 광대역 커패시터.
  8. 제4항에 있어서,
    상기 제5 사이드 전극 및 상기 제6 사이드 전극은 상기 제2 메인 전극의 제1 변과 동일 선상에 배치된 한 변을 갖고, 상기 제7 사이드 전극 및 상기 제8 사이드 전극은 상기 제2 메인 전극의 제1 변 및 제2 변과 동일 선상에 배치된 변을 갖지 않는 광대역 커패시터.
  9. 제4항에 있어서,
    상기 제5 사이드 전극은 상기 제2 메인 전극을 중심으로 상기 제6 사이드 전극과 대향되고, 상기 제7 사이드 전극은 상기 제2 메인 전극을 중심으로 상기 제8 사이드 전극과 대향된 광대역 커패시터.
  10. 제4항에 있어서,
    상기 제2 메인 전극, 상기 제5 사이드 전극 및 상기 제6 사이드 전극은 상기 제2 외부 전극와 전기적으로 연결되고,
    상기 제7 사이드 전극 및 상기 제8 사이드 전극은 상기 제1 외부 전극와 전기적으로 연결된 광대역 커패시터.
  11. 제4항에 있어서,
    상기 유전체는 복수의 유전체 시트가 적층된 적층체이고,
    상기 복수의 유전체 시트는,
    상기 제1 전극 세트가 배치된 제1 유전체 시트; 및
    상기 제2 전극 세트가 배치된 제2 유전체 시트를 포함하는 광대역 커패시터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100593889B1 (ko) * 2003-12-24 2006-06-28 삼성전기주식회사 보강패턴을 갖는 적층 세라믹 콘덴서
JP2010045372A (ja) * 2008-08-18 2010-02-25 Avx Corp 超広帯域キャパシタ
JP2011151224A (ja) * 2010-01-22 2011-08-04 Murata Mfg Co Ltd 積層セラミックコンデンサおよびその製造方法
KR20140120110A (ko) * 2013-04-02 2014-10-13 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5536393B2 (ko) 1977-09-08 1980-09-20
KR100593889B1 (ko) * 2003-12-24 2006-06-28 삼성전기주식회사 보강패턴을 갖는 적층 세라믹 콘덴서
JP2010045372A (ja) * 2008-08-18 2010-02-25 Avx Corp 超広帯域キャパシタ
JP2011151224A (ja) * 2010-01-22 2011-08-04 Murata Mfg Co Ltd 積層セラミックコンデンサおよびその製造方法
KR20140120110A (ko) * 2013-04-02 2014-10-13 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판

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