KR101548904B1 - 칩 타입 적층 커패시터 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 적층 커패시터는 유전체 층 및 상기 유전체 층을 사이에 두고 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 길이방향으로 대향하는 제1면 및 제2면에 각각 형성되며, 제1 내부 전극 및 제2 내부 전극과 각각 연결되는 제1 외부 전극 및 제2 외부 전극; 을 포함하며, 상기 제1 내부 전극의 일단은 상기 제2 외부 전극이 형성되는 상기 세라믹 바디의 제2면과 제1 마진을 형성하고, 상기 제2 내부 전극의 일단은 상기 제1 외부 전극이 형성되는 상기 세라믹 바디의 제2면과 제2 마진을 형성하며, 상기 제1 외부 전극 및 제2 외부 전극은 각각 상기 세라믹 바디의 제1면 및 제2면에서 상기 세라믹 바디의 L-T 평면 상에 연장되어 형성되는 제1 밴드부 및 제2 밴드부를 가지며, 상기 제1 마진과 제2 마진 및 제1 밴드부와 제2 밴드부는 이하의 조건 (1)을 만족할 수 있다.
5%≤│M1/A1-M2/A2│/ave(M1/A1, M2/A2)≤40% (1)
여기서, M1은 제1 마진의 길이, M2는 제2 마진의 길이, A1은 제1 밴드부의 길이, 및 A2는 제2 밴드부의 길이이며,
ave는 평균을 나타내는 함수로 ave(x,y)=(x+y)/2를 의미함.

Description

칩 타입 적층 커패시터{Chip type laminated capacitor}
본 발명은 소형화 및 고용량화를 구현함과 동시에 어쿠스틱 노이즈를 저감하는 칩 타입 적층 커패시터에 관한 것이다.
전자 제품들이 소형화 및 다기능화 됨에 따라, 상기 전자 제품들에 내장되는 칩 타입 적층 커패시터도 소형화 및 고용량화되도록 요구된다.
칩 타입 적층 커패시터를 소형화 및 고용량화하기 위해서, 유전체 층을 형성하는 세라믹 재료로서 티탄산바륨과 같은 고유전율 재료를 이용할 필요성이 있다. 고유전율 재료로 제조된 유전체 층을 가진 칩 타입 적층 커패시터에 전압변동이 발생하는 경우에는 내부 전극 사이의 유전체 층의 압전성에 의해 칩 타입 적층 커패시터에 진동이 발생한다.
상기 진동은 유전체 층의 유전율이 높을 수록, 동일한 정전 용량을 기준으로 칩의 크기가 상대적으로 큰 경우에 현저해지는 경향이 있다. 상기 진동은 상기 칩 타입 적층 커패시터의 외부 전극에서 상기 칩 타입 적층 커패시터가 실장된 회로 기판으로 전달된다. 이 때, 상기 회로 기판이 진동하며 공명이 발생된다.
즉, 상기 회로 기판의 진동에 의해 발생되는 공명이 가청 주파수(20~20000Hz)영역에 포함되면, 그 진동음이 사람에게 불쾌감을 주는데 이와 같은 소리를 어쿠스틱 노이즈(acoustic noise)라고 한다.
하지만, 강유전체를 재료로 사용하는 적층 세라믹 커패시터의 압전 현상에 의한 진동음(acoustic noise)이 일부 전자장치에서 심각하게 문제되고 있다.
이러한 진동음은 적층 세라믹 커패시터가 실장되는 전자장치의 소음 발생의 원인이 되는 문제가 있다.
본 발명의 목적은 유전체 층의 유전율을 낮추고 두께가 현저히 감소된 경우에도 어쿠스틱 노이즈가 저감된 칩 타입 적층 커패시터를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 커패시터는 유전체 층 및 상기 유전체 층을 사이에 두고 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 길이방향으로 대향하는 제1면 및 제2면에 각각 형성되며, 제1 내부 전극 및 제2 내부 전극과 각각 연결되는 제1 외부 전극 및 제2 외부 전극; 을 포함하며, 상기 제1 내부 전극의 일단은 상기 제2 외부 전극이 형성되는 상기 세라믹 바디의 제2면과 제1 마진을 형성하고, 상기 제2 내부 전극의 일단은 상기 제1 외부 전극이 형성되는 상기 세라믹 바디의 제2면과 제2 마진을 형성하며, 상기 제1 외부 전극 및 제2 외부 전극은 각각 상기 세라믹 바디의 제1면 및 제2면에서 상기 세라믹 바디의 L-T 평면 상에 연장되어 형성되는 제1 밴드부 및 제2 밴드부를 가지며, 상기 제1 마진과 제2 마진 및 제1 밴드부와 제2 밴드부는 이하의 조건 (1)을 만족할 수 있다.
5%≤│M1/A1-M2/A2│/ave(M1/A1, M2/A2)≤40% (1)
여기서, M1은 제1 마진의 길이, M2는 제2 마진의 길이, A1은 제1 밴드부의 길이, 및 A2는 제2 밴드부의 길이이며,
ave는 평균을 나타내는 함수로 ave(x,y)=(x+y)/2를 의미함.
본 발명의 다른 일 실시예에 따른 적층 커패시터는 세라믹 바디의 길이 방향 제1면 및 제2면을 덮도록 형성되는 제1 및 제2 외부 전극; 유전체 층을 사이에 두고 중첩 대향하는 제1 및 제2 용량 형성부와 상기 제1 및 제2 외부 전극과 연결되는 제1 및 제2 인출부를 각각 포함하는 제1 및 제2 내부 전극; 을 포함하며, 상기 제1 용량 형성부의 선단과 상기 세라믹 바디의 제2면 사이에는 제1 마진이 형성되고, 상기 제2 용량 형성부의 선단과 상기 세라믹 바디의 제1면 사이에는 제2 마진이 형성되며, 상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 L-T 평면 상에 형성되는 제1 및 제2 밴드부를 가지며, 상기 제1 마진과 제2 마진에 대한 마진 불균형율 X가 이하의 조건 (4)를 만족할 수 있다.
5%≤X=│M1/A1-M2/A2│/ave(M1/A1, M2/A2)≤40% (4)
여기서, M1은 제1 마진의 길이, M2는 제2 마진의 길이, A1은 제1 밴드부의 길이, 및 A2는 제2 밴드부의 길이이며,
ave는 평균을 나타내는 함수로 ave(x,y)=(x+y)/2를 의미함.
본 발명의 일 실시예에 따른 칩 타입 적층 커패시터에 의하면, 유전율이 낮은 유전체 층의 두께가 특히, 3㎛ 이하의 소형 고용량의 칩 타입 적층 커패시터에서 어쿠스틱 노이즈가 현저하게 감소된다.
도 1은 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 개략 부분 절개 사시도.
도 2는 도 1의 Ⅱ-Ⅱ' 라인의 절단면을 도시한 개략도.
도 3은 도 1의 Ⅲ-Ⅲ' 라인의 절단면을 도시한 개략도.
도 4는 도 1의 칩 타입 적층 커패시터를 분해하여 도시한 개략 사시도.
도 5는 유전체 층 상에 형성되는 내부전극의 적층 모습의 제1 실시예를 도시한 개략 평면도.
도 6은 유전체 층 상에 형성되는 내부전극의 적층 모습의 제2 실시예를 도시한 개략 평면도.
도 7은 유전체 층 상에 형성되는 내부전극의 적층 모습의 제3 실시예를 도시한 개략 평면도.
도 8은 도 5의 내부전극 인출 모습을 W-T 방향에서 도시한 단면도이며, 도 1의 Ⅷ-Ⅷ' 라인을 절단하고 외부전극을 삭제하여 도시한 단면도.
도 9는 도 6의 내부전극 인출 모습을 W-T 방향에서 도시한 단면도이며, 도 1의 Ⅷ-Ⅷ' 라인을 절단하고 외부전극을 삭제하여 도시한 단면도.
도 10은 도 7의 내부전극 인출 모습을 W-T 방향에서 도시한 단면도이며, 도 1의 Ⅷ-Ⅷ' 라인을 절단하고 외부전극을 삭제하여 도시한 단면도.
도 11은 본 발명의 밴드부의 길이를 측정하기 위해 도시한 개략 단면도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
칩 타입 적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 개략 부분 절개 사시도이며, 도 2는 도 1의 Ⅱ-Ⅱ' 라인의 절단면을 도시한 개략도이며, 도 3은 도 1의 Ⅲ-Ⅲ' 라인의 절단면을 도시한 개략도이며, 도 4는 도 1의 칩 타입 적층 커패시터를 분해하여 도시한 개략 사시도이다.
도 1 내지 도 4를 참조하면, 칩 타입 적층 커패시터(10)는 세라믹 바디(12), 제1 및 제2 외부전극(14, 16) 및 내부전극(20)을 포함할 수 있다.
상기 세라믹 바디(12)는 세라믹 그린시트 상에 내부 전극(20)을 형성하도록 도전성 페이스트를 도포하고, 상기 내부 전극(20)이 형성된 세라믹 그린시트를 적층한 후 소성하여 제조될 수 있다. 상기 세라믹 바디(12)는 다수의 유전체 층(40)과 내부 전극(20)이 반복적으로 적층하여 형성될 수 있다.
상기 세라믹 바디(12)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 바디(12)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 칩 타입 적층 커패시터(10)이다.
상기 유전체 층(40)을 이루는 재료로서, 고용량화를 위해 고유전율을 갖는 세라믹 분말로 형성될 수 있다. 상기 세라믹 분말은 이에 제한되는 것은 아니나, 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다.
또한, 평균 사이즈가 작은 강유전체 세라믹 분말을 이용하여 소성 후 그레인 크기를 작게 하면 강유전체의 유전율을 저감할 수 있다. 본 발명은 유전체 층의 유전율에 의해 제한되는 것은 아니다.
본 실시예에서 유전체 층(40)은 3㎛ 이하의 두께(td)를 가지고, 상기 유전체 층(40)을 이루는 세라믹 그레인(42)의 평균 사이즈는 0.3㎛ 이하일 수 있다. 즉, 상기 유전체층(40)은 소성된 칩 타입 적층 커패시터(10)의 하나의 유전체 층(40)에 포함되는 그레인(42)의 평균 사이즈의 10배 이상일 수 있다.
여기서 유전체 층(40)의 두께(td)는 내부 전극(20) 사이에 배치되는 하나의 유전체 층(40)의 평균 두께를 의미할 수 있다.
상기 유전체 층(40)의 두께는 도 2와 같이 세라믹 바디(12)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. 예를 들어, 상기 세라믹 바디(12)의 폭 방향(W)의 중심부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체 층(40)에 대해서, 길이 방향으로 등 간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등 간격인 30개의 지점은 제1 및 제2 내부 전극(22, 24)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. 또한, 이러한 평균값 측정을 10개 이상의 유전체 층(40)으로 확장하여 평균값을 측정하면 유전체층의 두께를 더욱 일반화할 수 있다.
또한, 상기 유전체 층(40)의 두께는 길이 방향(L)의 중심부에서 폭 및 두께 방향(W-T) 단면을 주사전자현미경으로 스캔한 이미지에서도 측정할 수 있다.
여기서, 세라믹 바디(12)의 폭 방향(W) 또는 길이 방향(L)의 중심부는 상기 세라믹 바디(12)의 폭 방향(W) 또는 길이 방향(L)의 센터 지점에서 상기 세라믹 바디(12)의 폭 또는 길이의 30% 범위 내의 지점으로 규정할 수 있다.
한편, 상기 유전체 층(40)의 그레인(42)의 평균 사이즈는 주사전자현미경(SEM)로 추출된 유전체층의 단면 사진을 분석하여 측정할 수 있다. 예를 들어, ASTM(American Society for Testing and Materials) E112에서 규정하는 그레인의 평균 사이즈 표준 측정 방법을 지원하는 그레인 사이즈 측정 소프트웨어를 이용하여 유전체 층(40)의 그레인(42)의 평균 사이즈를 측정할 수 있다.
본 발명의 일 실시예의 경우는 그레인(42)의 평균 사이즈를 줄임으로써, 세라믹 유전율을 저감시킬 수 있다. 그리고, 유전체 층(40)의 두께를 3㎛ 이하로 설정함으로써, 동일한 칩 사이즈에 유전체 층(40)을 많이 적층할 수 있다. 따라서, 소형화된 칩에서의 고용량화가 가능하게 된다.
상기 내부 전극(20)은 제1 내부 전극(22)과 제2 내부 전극(24)을 포함할 수 있으며, 상기 제1 및 제2 내부 전극(22, 24)은 각각 제1 및 제2 외부 전극(22, 24)으로 전기적으로 연결될 수 있다.
한편, 어쿠스틱 노이즈 감소를 위해 유전체 층(40)의 두께(td)를 감소함과 동시에 유전체 층(40) 내의 그레인(42)의 평균 사이즈를 감소하여 저 유전율화할 수 있다.
이와 같이, 유전체 층(40)의 두께(td)와 그레인의 평균 사이즈를 줄여서 적층 세라믹 커패시터(10)를 저 유전율화 하는 경우, 어쿠스틱 노이즈가 저감된다.
그러나, 상기 세라믹 바디(12) 내에서, 제1 및 제2 내부 전극(22, 24) 사이의 거리 즉, 유전체 층(40)의 두께를 3㎛ 이하로 제조하고, 상기 유전체 층(40) 내에 그레인 수가 10개 이상으로 제조된 적층 세라믹 커패시터(10)에서는 어쿠스틱 노이즈의 저감효과가 현저히 줄어들었다.
이는 아래의 표 1로부터 더욱 명확하게 알 수 있다.
NO. 유전체의 두께
(td, ㎛)		 그레인 사이즈
(Dc, ㎛)		 td/Dc 진동음
(dB)
1
4.3		 0.68 6.3 43.7
2 0.58 7.4 43.1
3 0.43 10.0 36.3
4 0.26 16.5 33.1
5
2.8
 0.59 4.7 43.2
6 0.45 6.2 42.1
7 0.26 10.8 41.0
8 0.16 17.5 40.5
9
1.9

 0.60 3.2 43.6
10 0.44 4.5 42.6
11 0.25 7.6 41.7
12 0.16 11.9 40.8
여기서, 실험 대상이 된 시료들은 하기와 같이 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 여러 실험 조건에 필요한 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성한다.
다음으로, 스크린을 이용하여 상기 그린 시트 상에 니켈 내부 전극용 도전성 페이스트로 내부 전극을 형성한 후 370층을 적층하고 커버층 두께를 10~100㎛로 달리하면서 세라믹 적층체를 만들었다.
상기 세라믹 적층체를 85℃에서 1000kgf/cm2 압력조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 칩 크기는 3.2mm×1.6mm×1.6mm(L×W×T)이고, 유전체 층의 두께(td)와 그레인 사이즈(Dc)는 상기 표와 같다.
표 1을 참조하면, 시료 1-4와 같이 유전체 두께가 4.3㎛의 조건에서 그레인 사이즈를 줄여서 저유전율화 하는 경우는, 진동음의 크기가 현저히 줄어드는 것을 알 수 있다. 그러나, 시료 5-12와 같이 유전체 두께가 약 3㎛ 이하의 조건에서 그레인 사이즈를 줄여서 저유전율화 하는 경우에는, td/Dc 즉, 유전체 두께에 대한 그레인 사이즈의 비가 1/10 이하의 경우에도 진동음의 감소효과가 미미함을 알 수 있다.
따라서, 유전체 두께가 박형화된 경우에는 그레인 사이즈 감소 외 별도의 조건을 부가하여야 진동음의 감소효과를 더 크게할 수 있음을 알 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제1 및 제2 내부 전극(22, 24)은 유전체 층(40)을 사이에 두고 교대로 반복 적층될 수 있다. 도 2에서, L-T 평면 상에서의 절단면은 하나의 유전체 층(40)을 사이에 두고 제1 및 제2 내부 전극(22, 24)이 중첩되어 있는 전체 부분을 엑티브 층(250), 상기 엑티브 층(250)의 두께 방향 상부 및 하부를 규정하며 상기 엑티브 층(250)을 보호하는 더미 유전체 층(422, 424), 및 상기 엑티브 층(250)을 구성하지 못하는 제1 내부 전극(22)과 제2 내부 전극(24)의 부분으로 제1 및 제2 외부 전극(14, 16)과 전기적으로 연결되는 제1 및 제2 인출부(228, 248)를 보여주고 있다.
특히, 엑티브 층(250)을 이루며 정전 용량 형성에 기여하는 제1 및 제2 내부 전극(22, 24) 부분 각각을 제1 및 제2 용량 형성부(226, 246)로 규정할 수 있다.
여기서, 칩 타입 적층 세라믹 커패시터(10) 내에 전계가 가해지면, 압전성 및 전왜성에 의한 왜곡변형은 칩 타입 적층 세라믹 커패시터의 용량을 형성하는 용량 형성부(226, 246)에 의해 발생하며 용량 형성부(226, 246)를 제외한 마진부는 상기 왜곡변형을 억제하는 역할을 수행한다.
상기 제1 및 제2 외부 전극(14, 16)은 직육면체 형상의 세라믹 바디(12)의 길이 방향 양 단부에 형성될 수 있다. 상기 제1 및 제2 외부 전극(14, 16)은 다른 극성을 가지며, 상기 유전체 층(40)을 사이에 두고 대향하는 제1 내부 전극(22)과 제2 내부 전극(24)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(14, 16)은 상기 세라믹 바디(12)의 L-W 평면 및 L-T 평면 상에서 볼 때 상기 세라믹 바디(12)의 길이 방향 양 단부에서 길이 방향 내측으로 각각 연장되어 형성될 수 있다.
도 2에 도시된 바와 같이, 세라믹 바디(12)의 길이 방향 양 단부(122, 124)에서 각각 상기 세라믹 바디(12)의 길이 방향(L)의 내측으로 각각 연장된 부분을 제1 및 제2 밴드부(142, 162)라고 할 수 있다. 이 때, 상기 제1 및 제2 밴드부(142, 162)의 폭은 동일 또는 상이할 수 있다.
여기서, 상기 제1 및 제2 밴드부(142, 162)에 대한 길이(A1, A2)의 측정을 도 11을 참조하여 설명하기로 한다.
도 11은 도 2와 같이 상기 세라믹 바디(12)의 폭 방향(W)의 중심부에서 절단한 길이 및 두께 방향(L-T) 단면을 개략적으로 도시한 단면도이다.
상기 세라믹 바디(12)의 L-T 방향 단면을 참조하면, 제1 외부 전극(14)의 제1 밴드부(142)의 길이(A1)는 상기 세라믹 바디(12)의 두께 방향의 상하 단부면(126, 128)의 두께 방향의 중심점(Cp1, Cp2)을 연장한 중심선(C)에서 두께 방향으로 수직하게 연장한 가상선(xx')에서 상기 제1 밴드부(142)까지의 거리로 규정될 수 있다.
또한, 상기 제2 밴드부(162)도 중심선(C)에서 두께 방향으로 수직하게 연장한 가상선(yy')에서 상기 제2 밴드부(162)까지의 거리로 규정될 수 있다.
여기서, 상기 제1 밴드부(142) 및 제2 밴드부(162)까지의 거리는 상기 제1 및 제2 밴드부(142, 162)의 상기 세라믹 바디(12)에 형성되는 길이 방향 최 내측 지점을 의미한다.
도 2 및 도 4를 참조하면, 상기 제1 및 제2 용량 형성부(226, 246)의 선단과 상기 세라믹 바디(12)의 양 단부면(122, 124)가 이루는 제1 마진(M1) 및 제2 마진(M2)의 길이가 서로 다를 수 있다.
이 때, 상기 제1 및 제2 용량 형성부(226, 246)의 선단과 상기 세라믹 바디(12)의 양 단부(122, 124)가 이루는 제1 마진(M1) 및 제2 마진(M2)의 길이가 서로 다르게 형성함으로써, 칩 타입 적층 세라믹 커패시터(10)의 왜곡 변형에 의한 진동이 회로 기판에 전달될 때 힘의 불균형을 발생시키게 된다. 이러한 힘의 불균형은 회로 기판의 진동을 억제하며, 칩 타입 적층 세라믹 커패시터(10)에서 발생하는 어쿠스틱 노이즈를 감소시킨다.
여기서, 상기 제1 및 제2 마진(M1, M2)은 용량 형성을 위해 각각 200㎛을 넘지 않도록 하여 높은 용량 형성에 기여할 수 있다.
도 3 및 도 4를 참조하면, 제1 및 제2 용량 형성부(226, 246)와 세라믹 바디(12)의 폭 방향 단부가 이루는 제3 마진(M3) 및 제4 마진(M4)도 상이하게 형성될 수 있다.
이와 같은 마진 불균형도 제1 마진(M1) 및 제2 마진(M2)과 동일한 이유로 칩 타입 적층 세라믹 커패시터(10)에서 발생하는 어쿠스틱 노이즈를 감소시킬 수 있다.
본 실시예의 소형화 및 고용량화를 구현하면서 어쿠스틱 노이즈를 감소하기 위한 칩 타입 적층 세라믹 커패시터(10)에서, 상기 제1 내지 제4 마진(M1, M2, M3, M4)과 제1 및 제2 밴드부(142, 162)가 아래의 조건에 만족되면 칩 타입 적층 커패시터(10)에서 어쿠스틱 노이즈를 줄일 수 있음과 동시에, 마진이 없게 됨으로써 발생될 수 있는 내습 부하 NG율이 향상될 수 있다.
우선, 제1 및 제2 마진(M1, M2)의 불균형율 X는 아래의 식을 만족할 수 있다.
5%≤X=│M1/A1-M2/A2│/ave(M1/A1, M2/A2)≤40% (1)
여기서, M1은 제1 마진의 길이, M2는 제2 마진의 길이, A1은 제1 밴드부의 길이, 및 A2는 제2 밴드부의 길이이며, ave는 평균을 의미하는 함수이며, 일 예로 ave(x, y)=x+y/2를 의미할 수 있다.
X가 5% 미만인 경우는 어쿠스틱 노이즈, 즉 진동음이 40dB 이상으로 커지는 문제가 있으며, X가 40% 초과인 경우는 진동음 감소에는 효과적이나 내습 부하 NG 율이 발생하게 된다.
또한, 상기 제3 마진(M3)과 제4 마진(M4)에 대한 마진 불균형율 Y가 이하의 조건 (2)를 만족할 수 있다.
5%≤Y=│M2-M1│/ave(M1, M2)≤40% (2)
여기서, M3은 제3 마진의 길이, M4는 제4 마진의 길이이며, ave는 평균을 의미하는 함수이며, 일 예로 ave(x, y)=x+y/2를 의미할 수 있다.
Y가 5% 미만인 경우는 어쿠스틱 노이즈, 즉 진동음이 40dB 이상으로 커지는 문제가 있으며, Y가 40% 초과인 경우는 진동음 감소에는 효과적이나 내습 부하 NG 율이 발생하게 된다.
또한, 상기 마진 불균형율 X 및 Y를 고려한 전체 마진 불균형율 Z는 이하의 조건 (3)을 만족할 수 있다.
2.5%≤Z=│X×Y│≤10.5% (3)
여기서, 전체 마진 불균형율 Z는 어쿠스틱 노이즈 감소에 영향을 미치는 변수가 될 수 있다.
Z가 2.5% 미만인 경우는 어쿠스틱 노이즈, 즉 진동음이 40dB 이상으로 커지는 문제가 있으며, Z가 10.5% 초과인 경우는 진동음 감소에는 효과적이나 내습 부하 NG 율이 발생하게 된다.
이하에서는 본 발명의 실시예와 비교예의 실험 데이터를 참조하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다.
실험예
본 발명의 실시예와 비교예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 3.9㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 마진이 비대칭인 패턴들이 형성되도록 하는 스크린을 이용하여 상기 세라믹 그린 시트 상에 니켈 내부 전극용 도전성 페이스트를 도포하여 내부전극을 형성한다.
상기 세라믹 그린 시트를 370층 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다.
이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 유전체층의 두께는 2.7㎛이고, 소성 후 유전체 층의 그레인의 평균 사이즈는 0.27㎛ 이었으며 소성 후 칩사이즈는3.2mm×1.6mm×1.6mm(L×W×T) 이었다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
여기서, 상기 적층 세라믹 커패시터의 시료들은 마진부의 비대칭 비율에 따라 다양하게 제작되었다.
아래의 표 2 내지 4는 세라믹 바디의 단면에 대한 마진부의 비대칭에 따른 진동음, 내습 부하 NG율을 비교한 표이다. 진동음은 정격전압의 1/2에 해당하는 DC전압에 3Vpp의 펄스파를 인가하여 무향실에서 소음을 직접 측정하였다. 그리고, 내습 부하 NG율은 400개 샘플에 대해서 40°C, 상대습도 95% 하에서 25V DC 전압을 인가하여 100시간 이내에 절연 저항이 2.5x06 이하로 떨어진 샘플수를 백분율로 나타낸 것이다
No. M1
(㎛)		 M2
(㎛)		 A1
(㎛)		 A2
(㎛)		 X 진동음
(dB)		 내습 부하
NG율
1* 127.6 127.8 582.2 580.6 0.4% 41.3 0.0%
2* 126.0 129.5 578.0 585.4 1.5% 40.8 0.0%
3 123.3 130.7 578.2 583.1 5.0% 34.6 0.0%
4 119.9 136.7 581.6 579.0 13.6% 34.0 0.0%
5 110.9 145.4 583.9 587.1 26.3% 33.3 0.0%
6 103.4 154.0 595.2 590.5 40.0% 32.5 0.0%
7* 92.0 164.4 580.0 576.2 57.1% 31.6 2.0%
8* 83.4 170.7 574.3 574.9 68.6% 31.1 5.0%
*: 비교예, M1, M2: L-T 절단면에서의 제1 및 제2 마진, A1, A2: 세라믹 바디의 길이 방향 단부에서 길이 방향 내측으로 연장된 외부 전극의 밴드부, X: M1과 M2의 마진 불균형율. X=│M1/A1-M2/A2│/ave(M1/A1, M2/A2).
표 2를 참조하면, 시료 1, 2, 7 및 8은 비교예이고, 시료 3 내지 7은 실시예이다.
본 발명의 실시예에 해당하는 시료 3 내지 7은 M1과 M2의 마진 불균형율 X가 5% 내지 40%에서, 진동음이 35dB 이하의 낮은 진동음을 발생할 뿐만 아니라, 세라믹 바디(12)의 외부에서 내부전극으로 습기가 침입하여 불량이 발생되는 현상이 완전히 없게 됨을 알 수 있다.
X가 5% 미만인 비교예 1 및 2의 경우는 어쿠스틱 노이즈, 즉 진동음이 40dB 이상으로 커지는 문제가 있으며, X가 40% 초과하는 비교예 7 및 8의 경우는 진동음 감소에는 효과적이나 내습 부하 NG 율이 발생하게 된다.
결과적으로, 본 발명의 실시예는 비교예에 비해 진동음을 현저히 감소시킬 뿐만 아니라 내습 부하 NG율의 위험을 줄일 수 있다.
No. M3
(㎛)		 M4
(㎛)		 Y 진동음
(dB)		 내습 부하
NG율
11* 102.4 102.6 0.2% 41.4 0.0%
12* 101.0 103.2 2.2% 40.6 0.0%
13 99.4 104.5 5.0% 34.3 0.0%
14 94.7 109.6 14.6% 33.8 0.0%
15 90.1 114.5 23.9% 33.1 0.0%
16 82.3 123.5 40.0% 32.5 0.0%
17* 72.5 133.0 58.9% 31.9 3.0%
18* 63.2 142.1 76.9% 31.0 8.0%
*: 비교예, M3, M4: W-T 절단면에서의 제3 및 제4 마진, Y: M3과 M4의 마진 불균형율. Y=│M2-M1│/ave(M1, M2).
표 3을 참조하면, 시료 11, 12, 17 및 18은 비교예이고, 시료 13 내지 17은 실시예이다.
본 발명의 실시예에 해당하는 시료 13 내지 17은 M3과 M4의 마진 불균형율 Y가 5% 내지 40%에서, 진동음이 35dB 이하의 낮은 진동음을 발생할 뿐만 아니라, 세라믹 바디(12)의 외부에서 내부전극으로 습기가 침입하여 불량이 발생되는 현상이 완전히 없게 됨을 알 수 있다.
Y가 5% 미만인 비교예 11 및 12의 경우는 어쿠스틱 노이즈, 즉 진동음이 40dB 이상으로 커지는 문제가 있으며, Y가 40% 초과하는 비교예 17 및 18의 경우는 진동음 감소에는 효과적이나 내습 부하 NG율이 발생하게 된다.
결과적으로, 본 발명의 실시예는 비교예에 비해 진동음을 현저히 감소시킬 뿐만 아니라 내습 부하 NG율의 위험을 줄일 수 있다.
No. M1
(㎛)		 M2
(㎛)		 M3
(㎛)		 M4
(㎛)		 A1
(㎛)		 A2
(㎛)		 X Y Z 진동음
(dB)		 내습 부하
NG율
21* 127.6 127.8 102.4 102.6 583.0 579.4 0.8% 0.2% 0.0% 41.1 0.0%
22* 123.6 130.4 100.2 104.1 580.2 585.1 4.5% 3.8% 0.2% 40.7 0.0%
23 117.0 138.1 93.5 109.9 579.8 586.4 15.4% 16.1% 2.5% 33.5 0.0%
24 114.5 139.3 89.2 114.8 570.2 575.2 18.7% 25.1% 4.7% 32.7 0.0%
25 110.2 146.1 87.8 117.0 591.4 587.5 28.7% 28.5% 8.2% 32.0 0.0%
26 107.9 146.1 85.3 119.5 578.6 576.4 30.5% 33.4% 10.2% 31.4 0.0%
27* 100.2 155.2 79.4 125.5 582.4 588.4 42.1% 45.0% 18.9% 31.0 2.0%
28* 90.5 164.2 70.2 135.0 590.4 592.3 57.6% 63.2% 36.4% 30.3 5.0%
*: 비교예, M1, M2: 제1 및 제2 마진, M3, M4: 제3 및 제4 마진, A1, A2: 세라믹 바디의 길이 방향 단부에서 길이 방향 내측으로 연장된 외부 전극의 밴드부, X: M1과 M2의 마진 불균형율. X=│M1/A1-M2/A2│/ave(M1/A1, M2/A2), Y: M3과 M4의 마진 불균형율. Y=│M2-M1│/ave(M1, M2), Z: 전체 마진 불균형율, Z=│X×Y│.
표 4의 시료의 각각의 마진부의 길이(M1, M2, M3, M4)의 측정은 길이 및 폭 방향(L-W)에서 세라믹 바디를 연마하여 나타나는 단면의 이미지를 이용하였다. 이 때, 얇은 유전체 층을 사이에 두고 중첩되는 두 층의 내부전극은 하나의 세라믹 바디의 L-W 평면 사진을 통해 확인할 수 있다.
표 4를 참조하면, 시료 21, 22, 27 및 28은 비교예이고, 시료 23 내지 27은 실시예이다.
본 발명의 실시예에 해당하는 시료 23 내지 27은 전체 마진 불균형율, Z가 2.5% 내지 10%에서, 진동음이 35dB 이하의 낮은 진동음을 발생할 뿐만 아니라, 세라믹 바디(12)의 외부에서 내부전극으로 습기가 침입하여 불량이 발생되는 현상이 완전히 없게 됨을 알 수 있다.
Z가 2.5% 미만인 비교예 21 및 22의 경우는 어쿠스틱 노이즈, 즉 진동음이 40dB 이상으로 커지는 문제가 있으며, Z가 10.5% 초과하는 비교예 27 및 28의 경우는 진동음 감소에는 효과적이나 내습 부하 NG율이 발생하게 된다.
결과적으로, 본 발명의 실시예는 비교예에 비해 진동음을 현저히 감소시킬 뿐만 아니라 내습 부하 NG율의 위험을 줄일 수 있다.
변형예
도 5는 유전체 층 상에 형성되는 내부전극의 적층 모습의 제1 실시예를 도시한 개략 평면도이며, 도 8은 도 5의 내부전극 인출 모습을 W-T 방향에서 도시한 단면도이며, 도 1의 Ⅷ-Ⅷ' 라인을 절단하고 외부전극을 삭제하여 도시한 단면도이다.
도 6은 유전체 층 상에 형성되는 내부전극의 적층 모습의 제2 실시예를 도시한 개략 평면도이며, 도 9는 도 6의 내부전극 인출 모습을 W-T 방향에서 도시한 단면도이며, 도 1의 Ⅷ-Ⅷ' 라인을 절단하고 외부전극을 삭제하여 도시한 단면도이다.
또한, 도 7은 유전체 층 상에 형성되는 내부전극의 적층 모습의 제3 실시예를 도시한 개략 평면도이며, 도 10은 도 7의 내부전극 인출 모습을 W-T 방향에서 도시한 단면도이며, 도 1의 Ⅷ-Ⅷ' 라인을 절단하고 외부전극을 삭제하여 도시한 단면도이다.
도 5 및 도 8의 실시예는 본 발명의 실시예와 동일하게 용량 형성부(226, 246)와 인출부(228, 248)의 폭은 동일한 경우이다.
도 6 및 도 9의 실시예 및 도 7 및 도 10의 실시예는 도 5 및 도 8의 실시예와 달리 제1 및 제2 내부 전극(22, 24)의 제1 및 제2 용량 형성부(226, 246)와 제1 및 제2 인출부(228, 248)의 폭이 다르게 제공되고 있다.
도 6 및 도 9의 실시예는 상기 제1 및 제2 용량 형성부(226, 248)의 폭과 제2 인출부(228, 248)의 폭 각각은 균일하게 형성되며, 제1 및 제2 용량 형성부(226, 248)의 폭에 비해 제1 및 제2 인출부(228, 248)의 폭은 작게 설정하였다.
그리고, L-W 평면 상에서 제1 및 제2 인출부(228, 248)와 세라믹 바디(12)의 폭 방향 단부가 이루는 제5 마진(M5) 및 제6 마진(M6)도 상이하게 형성될 수 있다.
상이하게 형성되는 제5 마진(M5) 및 제6 마진(M6)은 용량 형성부와 세라믹 바디의 외부면 사이에 형성되는 제1 내지 제4 마진(M1, M2, M3, M4)의 진동 억제력에 보완력을 보완할 수 있다.
한편, 도 7 및 도 10의 실시예는 상기 제1 및 제2 용량 형성부(226, 248)의 폭이 동일하지만, 제1 및 제2 인출부(228, 248) 각각은 길이 방향 양 단부를 향할 수록 폭이 연속적으로 감소할 수 있다. 다만, 연속적으로 감소하는 기울기를 다르게 하여 제5 마진(M5) 및 제6 마진(M6)을 상이하게 형성할 수 있다.
이 경우도 도 6 및 도 9의 실시예와 마찬가지로 상이하게 형성되는 제5 마진(M5) 및 제6 마진(M6)은 용량 형성부와 세라믹 바디의 외부면 사이에 형성되는 제1 내지 제4 마진(M1, M2, M3, M4)의 진동 억제력을 보완할 수 있다.
10: 칩 타입 적층 커패시터 14, 16: 제1 및 제2 외부 전극
20: 내부 전극 40: 유전체 층
42: 그레인
M1, M2, M3, M4, M5 및 M6: 제1 내지 제6 마진
A1, A2: 제1 및 제2 밴드부의 길이

Claims (20)

  1. 유전체 층 및 상기 유전체 층을 사이에 두고 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 길이방향으로 대향하는 제1면 및 제2면에 각각 형성되며, 제1 내부 전극 및 제2 내부 전극과 각각 연결되는 제1 외부 전극 및 제2 외부 전극; 을 포함하며,
    상기 제1 내부 전극의 일단은 상기 제2 외부 전극이 형성되는 상기 세라믹 바디의 제2면과 제1 마진을 형성하고,
    상기 제2 내부 전극의 일단은 상기 제1 외부 전극이 형성되는 상기 세라믹 바디의 제2면과 제2 마진을 형성하며,
    상기 제1 외부 전극 및 제2 외부 전극은 각각 상기 세라믹 바디의 제1면 및 제2면에서 상기 세라믹 바디의 L-T 평면 상에 연장되어 형성되는 제1 밴드부 및 제2 밴드부를 가지며,
    상기 제1 마진과 제2 마진 및 제1 밴드부와 제2 밴드부는 이하의 조건 (1)을 만족하는 적층 커패시터.
    5%≤│M1/A1-M2/A2│/ave(M1/A1, M2/A2)≤40% (1)
    여기서, M1은 제1 마진의 길이, M2는 제2 마진의 길이, A1은 제1 밴드부의 길이, 및 A2는 제2 밴드부의 길이이며,
    ave는 평균을 나타내는 함수로 ave(x,y)=(x+y)/2를 의미함.
  2. 제1항에 있어서,
    상기 유전체 층은 그레인 평균 사이즈의 10배 이상이며 3㎛ 이하의 두께로 형성되는 적층 커패시터.
  3. 제1항에 있어서,
    상기 제1 마진과 제2 마진 각각은 200㎛ 이하인 적층 커패시터.
  4. 제1항에 있어서,
    상기 제1 마진과 제2 마진은 서로 상이한 폭을 갖는 적층 커패시터.
  5. 제1항에 있어서,
    상기 제1 밴드부와 제2 밴드부는 서로 다른 폭으로 형성되는 적층 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 유전체 층을 사이에 두고 중첩 대향하는 용량 형성부와 상기 제1 및 제2 외부 전극으로 인출되는 인출부를 포함하며,
    상기 용량 형성부의 양 측단부와 L-W 평면 상에서 상기 세라믹 바디의 측면부와 이루는 제3 마진 및 제4 마진이 서로 상이하며,
    W-T 평면 상의 상기 제3 마진과 제4 마진에 대한 마진 불균형율 Y가 이하의 조건 (2)를 만족하는 적층 커패시터.
    5%≤Y=│M3-M4│/ave(M3, M4)≤40% (2)
    여기서, M3은 제3 마진의 길이, M4는 제4 마진의 길이이며,
    ave는 평균을 나타내는 함수로 ave(x,y)=x+y/2를 의미함.
  7. 제6항에 있어서,
    상기 마진 불균형율 X 및 Y를 고려한 어쿠스틱 노이즈 감소율 Z는 이하의 조건 (3)을 만족하는 적층 커패시터.
    2.5%≤Z=│X×Y│≤10.5% (3)
  8. 제6항에 있어서,
    상기 인출부의 양 측단부와 L-W 평면 상에서 상기 세라믹 바디의 측면부와 이루는 제5 마진 및 제6 마진이 서로 상이한 적층 커패시터.
  9. 세라믹 바디의 길이 방향 제1면 및 제2면을 덮도록 형성되는 제1 및 제2 외부 전극;
    유전체 층을 사이에 두고 중첩 대향하는 제1 및 제2 용량 형성부와 상기 제1 및 제2 외부 전극과 연결되는 제1 및 제2 인출부를 각각 포함하는 제1 및 제2 내부 전극; 을 포함하며,
    상기 제1 용량 형성부의 선단과 상기 세라믹 바디의 제2면 사이에는 제1 마진이 형성되고, 상기 제2 용량 형성부의 선단과 상기 세라믹 바디의 제1면 사이에는 제2 마진이 형성되며,
    상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 L-T 평면 상에 형성되는 제1 및 제2 밴드부를 가지며,
    상기 제1 마진과 제2 마진에 대한 마진 불균형율 X가 이하의 조건 (4)을 만족하는 칩 타입 적층 커패시터.
    5%≤X=│M1/A1-M2/A2│/ave(M1/A1, M2/A2)≤40% (4)
    여기서, M1은 제1 마진의 길이, M2는 제2 마진의 길이, A1은 제1 밴드부의 길이, 및 A2는 제2 밴드부의 길이이며,
    ave는 평균을 나타내는 함수로 ave(x,y)=(x+y)/2를 의미함.
  10. 제9항에 있어서,
    상기 유전체 층은 그레인 평균 사이즈의 10배 이상이며 3㎛ 이하의 두께로 형성되는 칩 타입 적층 커패시터.
  11. 제9항에 있어서,
    상기 제1 마진과 제2 마진 각각은 200㎛ 이하인 칩 타입 적층 커패시터.
  12. 제9항에 있어서,
    상기 제1 마진과 제2 마진은 서로 상이한 폭을 갖는 칩 타입 적층 커패시터.
  13. 제9항에 있어서,
    상기 제1 밴드부와 제2 밴드부는 서로 다른 폭으로 형성되는 칩 타입 적층 커패시터.
  14. 제9항에 있어서,
    상기 제1 및 제2 용량 형성부와 상기 제1 및 제2 인출부의 폭은 동일한 칩 타입 적층 커패시터.
  15. 제9항에 있어서,
    상기 제1 및 제2 인출부의 폭은 동일하며, 상기 제1 및 제2 용량 형성부의 폭보다 작은 칩 타입 적층 커패시터.
  16. 제9항에 있어서,
    상기 제1 및 제2 인출부는 상기 제1 및 제2 외부 전극을 향하는 방향으로 연속적으로 감소하는 폭을 가지는 칩 타입 적층 커패시터.
  17. 제9항에 있어서,
    상기 제1 및 제2 용량 형성부의 양 측단부와 W-T 평면 상에서 상기 세라믹 바디의 측면부와 이루는 제3 마진 및 제4 마진은 서로 상이한 칩 타입 적층 커패시터.
  18. 제17항에 있어서,
    W-T 평면 상의 상기 제3 마진과 제4 마진에 대한 마진 불균형율 Y가 이하의 조건 (5)를 만족하는 칩 타입 적층 커패시터.
    5%≤Y=│M3-M4│/ave(M3, M4)≤40% (5)
    여기서, M3은 제3 마진의 길이, M4는 제4 마진의 길이이며,
    ave는 평균을 나타내는 함수로 ave(x,y)=x+y/2를 의미함.
  19. 제18항에 있어서,
    상기 마진 불균형율 X 및 Y를 고려한 어쿠스틱 노이즈 감소율 Z는 이하의 조건 (6)을 만족하는 칩 타입 적층 커패시터.
    2.5%≤Z=│X×Y│≤10.5% (6)
  20. 제9항에 있어서,
    상기 인출부의 양 측단부와 L-W 평면 상에서 상기 세라믹 바디의 측면부와 이루는 제5 마진 및 제6 마진이 서로 상이한 칩 타입 적층 커패시터.
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