KR20150031907A - 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판 - Google Patents

적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판 Download PDF

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KR20150031907A
KR20150031907A KR20130111706A KR20130111706A KR20150031907A KR 20150031907 A KR20150031907 A KR 20150031907A KR 20130111706 A KR20130111706 A KR 20130111706A KR 20130111706 A KR20130111706 A KR 20130111706A KR 20150031907 A KR20150031907 A KR 20150031907A
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Abstract

본 발명의 일 실시형태는 유전체층을 포함하며, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극;을 포함하며, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판{Multi-layered ceramic electronic part and board for mounting the same}
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
상기 적층 세라믹 전자부품의 소형화가 가능하고, 유전체와 내부전극의 박막화가 가능하면서 고용량화 구현을 위해 적층수를 증가시킬 수 있게 되었다.
상기와 같이, 적층 세라믹 전자부품의 소형화가 가능하고, 적층수가 증가함에 따라 적층 세라믹 전자부품은 폭에 비하여 두께가 더 증가한 형태로 제작이 가능하여 높은 용량 구현은 가능하나, 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터와 연결된 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
따라서 고용량확보가 가능하면서 어쿠스틱 노이즈를 감소하기 위한 연구가 여전히 필요한 실정이다.
일본공개특허공보 제 2005-129802호
본 발명은 고용량이면서 어쿠스틱 노이즈를 저감한 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하며, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극;을 포함하며, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 M1 및 M2는 0.85≤M2/M1≤0.97를 만족할 수 있다.
상기 제1 및 제2 내부전극 중 가장 큰 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 a1 및 a2, 상기 제1 및 제2 내부전극 중 가장 작은 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 b1 및 b2라 할 때, 0.70 ≤ (b1+b2)/(a1+a2) ≤ 0.93을 만족할 수 있다.
상기 제1 및 제2 내부전극의 폭은 적층 방향의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다.
상기 제1 및 제2 내부전극의 폭은 적층 방향의 중심부부터 하부로 갈수록 점진적으로 감소할 수 있다.
상기 제1 및 제2 내부전극의 폭은 적층 방향의 상부에서 하부로 가면서 단차를 가지고 감소할 수 있다.
상기 제1 및 제2 내부전극의 폭은 적층 방향의 중심부부터 감소하되, 하부에서 2 이상의 구간으로 나눠져 단차를 가지고 감소할 수 있다.
상기 제1 및 제2 내부전극의 폭은 상기 세라믹 본체의 1/2를 초과하는 두께에서 일정하게 형성되며, 상기 세라믹 본체의 1/2 미만의 두께에서 감소할 수 있다.
상기 세라믹 본체의 폭을 W, 두께를 T라 할 때, 1.2 ≤ T/W ≤ 3.0을 만족하는 것을 특징으로 할 수 있다.
상기 세라믹 본체는 상기 세라믹 본체의 상하부를 식별할 수 있는 식별부를 포함할 수 있다.
상기 식별부는 Ni, Mn, Cr 및 V 중 선택된 하나 이상의 금속이 첨가된 유전체 층을 포함할 수 있다.
상기 식별부는 레이저 마킹 자국일 수 있다.
상기 유전체층의 적층수는 500층 이상인 것을 특징으로 할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
본 발명의 일 실시형태는 유전체층을 포함하고 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하며, 폭 방향으로 마주보는 제1 측면 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 상기 세라믹 본체의 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성되며, 하부에 제1 어쿠스틱 노이즈 저감부를 포함하는 제1 사이드 마진부; 및 상기 제1 및 제2 내부전극의 폭 방향 타단과 제2 측면 사이에 배치되며, 하부에 제2 어쿠스틱 노이즈 저감부를 포함하는 제2 사이드 마진부; 를 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 어쿠스틱 노이즈 저감부의 평균 폭은 상기 제1 사이드 마진부 및 제2 사이드 마진부의 평균 폭보다 넓을 수 있다.
상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족할 수 있다.
상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, 0.85≤M2/M1≤0.97 를 만족할 수 있다.
상기 제1 및 제2 내부전극 중 가장 큰 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 a1 및 a2, 상기 제1 및 제2 내부전극 중 가장 작은 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 b1 및 b2라 할 때, 0.70 ≤ (b1+b2)/(a1+a2) ≤ 0.93을 만족할 수 있다.
상기 제1 및 제2 내부전극의 폭은 적층 방향의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다.
본 발명의 일 실시형태는 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극;을 포함하며, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, 어쿠스틱 노이즈가 20 미만이고 용량 감소율이 8% 미만이 되는 범위의 M2/M1 값을 가지는 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 실장되는 적층 세라믹 전자부품; 을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하고, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극을 포함하고, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
본 발명의 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 실장되는 적층 세라믹 전자부품; 을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하고 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하며, 폭 방향으로 마주보는 제1 측면 및 제2 측면을 갖는 세라믹 본체 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극 상기 세라믹 본체의 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성되며, 하부에 제1 어쿠스틱 노이즈 저감부를 포함하는 제1 사이드 마진부 및 상기 제1 및 제2 내부전극의 폭 방향 타단과 제2 측면 사이에 배치되며, 하부에 제2 어쿠스틱 노이즈 저감부를 포함하는 제2 사이드 마진부를 포함하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
본 발명에 따르면 고용량이면서 어쿠스틱 노이즈를 저감한 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2a 내지 도 2g는 본 발명의 실시형태에 따른 적층 세라믹 커패시터를 절단하여 도시한 폭-두께 방향 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2a는 도 1의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 폭-두께 단면도이다.
도 1 및 도 2a를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하며, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21,22);을 포함하며, 상기 세라믹 본체의 두께 방향 상부(T1)에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부(T2)에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 실시형태에서, 세라믹 본체(10)는 폭 방향으로 서로 대향하는 제1 및 제2 측면, 길이 방향으로 서로 대향하는 제1 및 제2 단면과 두께 방향으로 서로 대향하는 제1 및 제2 주면을 가질 수 있다. 상기 제1 및 제2 주면은 상면 및 하면과 동일한 의미로 사용될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 유전체층(11)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
또한 상기 세라믹 본체는 내부 전극을 외부 충격으로부터 보호하기 위해 최상부 내부전극의 상부에 상부 커버층을 최하부 내부전극의 하부에 하부 커버층을 포함할 수 있다. 상기 상부 커버층 및 하부 커버층은 상기 유전체층과 동일한 재료로 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 소성후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6μm 이하일 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 평균 두께는 도 2a와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2a와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(1)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(11)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)의 평균 두께(td)는 적층 세라믹 커패시터(1)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 소성 후 0.1 내지 0.6μm일 수 있다.
상기 유전체층(11)의 평균 두께(td)는 도 2a와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있으며, 내부전극의 평균 두께를 측정하는 것과 유사한 방법으로 수행될 수 있다.
상기 유전체층(11)의 적층수는 특별히 제한되지 않으나, 예를 들어 500층 이상인 것을 특징으로 할 수 있다.
상기와 같이 유전체층(11)의 적층수가 500층 이상이 되도록 함으로써, 상기 세라믹 본체의 두께(T)가 폭(W)보다 큰 고용량 적층 세라믹 커패시터를 구현할 수 있다.
한편, 상기 세라믹 본체(10)의 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 고용량 구현을 위하여 적층수를 증가시킨 형태로서, 상기 세라믹 본체(10)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.
일반적인 적층 세라믹 커패시터의 경우, 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 소형화가 구현될 수 있어, 기판에 실장시 충분한 공간 확보가 가능하므로 고용량 적층 세라믹 커패시터를 구현하기 위하여 적층수를 증가시킬 수 있다.
상기와 같이 적층수가 증가함에 따라 상기 세라믹 본체에서 적층방향이 두께 방향이므로, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족할 수 있다. 이때, 세라믹 본체(110)는 보다 바람직하게는 폭과 두께의 비 T/W가, 1.2 ≤ T/W ≤ 3.0의 범위를 만족하는 형태로 구성할 수 있다.
상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하도록 제작함에 따라, 상기 적층 세라믹 커패시터를 기판에 실장 시 압전현상에 따른 어쿠스틱 노이즈가 더욱 증가할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 내부전극의 폭과 사이드 마진부의 폭을 조절하여, 어쿠스틱 노이즈가 감소된 적층 세라믹 커패시터를 얻을 수 있다.
세라믹 본체의 양 단부에 형성된 제1 및 제2 외부 전극에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다. 세라믹 본체 및 제1 및 제2 외부전극의 수축, 팽창에 의한 적층 세라믹 커패시터의 진동이 기판에 전달되게 되며, 기판은 진동의 음향 방사면이되어 소음을 발생하게 되는데 이를 어쿠스틱 노이즈라한다.
본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 상기 세라믹 본체의 두께 방향 상부(T1)에 적층된 제1 및 제2 내부전극(21, 22)의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부(T2)에 적층된 제1 및 제2 내부전극(21, 22)의 평균 폭을 M2라 할 때, M1＞M2를 만족하도록 내부전극을 형성할 수 있다.
도 2a에 도시된 바와 같이 내부전극의 폭은 내부전극의 폭 방향 양 단부 사이의 거리(WE)로 측정하였다.
본 발명에서 상기 본체의 두께 방향 상부 및 두께 방향 하부는 세라믹 본체의 두께의 1/2인 지점을 기준으로 하여 구분될 수 있다.
즉, 상부와 하부에 형성된 내부전극의 폭을 다르게 함으로써, 내부전극의 단부로 부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 세라믹 본체의 상부 및 하부에서 달리할 수 있다. 이로 인해, 역 압전성 효과에 따른 세라믹 본체의 상부와 하부의 변형율을 달리하여 어쿠스틱 노이즈를 감소시킬 수 있다. 즉 세라믹 본체의 하부에 내부전극의 폭을 감소시킴으로써, 세라믹 본체의 하부에서의 변형율을 감소시킬 수 있고, 기판과 인접한 세라믹 본체의 하부의 변형율이 감소하는 경우 기판에 전달되는 진동이 감소되어 어쿠스틱 노이즈가 저감될 수 있다.
특히 본 발명은 상부 내부전극의 폭은 하부 내부전극의 폭보다 넓게 하여 어쿠스틱 노이즈를 저감하면서 용량 저하를 최소화할 수 있다.
보다 바람직하게 상기 M1 및 M2는 0.85≤M2/M1≤0.97 를 만족할 수 있다.
상기 M2/M1가 0.97을 초과하는 경우 어쿠스틱 노이즈의 감소 효과가 크게 나타나지 않으며 상기 M2/M1가 0.85 내지 0.97인 범위에서 어쿠스틱 노이즈가 크게 저감되었다. 다만 경계 값 0.85를 기준으로 M2/M1가 0.85 미만이 되는 경우 어쿠스틱 노이즈의 감소효과가 0.85 내지 0.97인 범위에 비해 크게 개선되지 되지 않으면서 용량은 계속 저하되는 문제가 있다.
따라서 어쿠스틱 노이즈 및 용량 감소를 최소화 하는 측면에서 M1 및 M2는 0.85≤M2/M1≤0.97를 만족하도록 내부전극이 형성되는 것이 바람직하다.
나아가, 상기 제1 및 제2 내부전극 중 가장 큰 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 a1 및 a2, 상기 제1 및 제2 내부전극 중 가장 작은 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 b1 및 b2라 할 때, 0.70 ≤ (b1+b2)/(a1+a2) ≤ 0.93을 만족할 수 있다.
상기 (b1+b2)/(a1+a2)가 0.70 내지 0.93을 만족하는 경우 어쿠스틱 노이즈가 개선되며 이와 동시에 목표용량을 확보할 수 있다.
나아가 도 2a를 참조하면, 본 발명의 일 실시형태는 유전체층(11)을 포함하고 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하며, 폭 방향으로 마주보는 제1 측면 및 제2 측면을 갖는 육면체 형상의 세라믹 본체(10); 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21,22); 상기 세라믹 본체의 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성되며, 하부에 제1 어쿠스틱 노이즈 저감부(41')를 포함하는 제1 사이드 마진부(41); 및 상기 제1 및 제2 내부전극의 폭 방향 타단과 제2 측면 사이에 배치되며, 하부에 제2 어쿠스틱 노이즈 저감부(42')를 포함하는 제2 사이드 마진부(42); 를 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
즉, 상기 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성된 제1 사이드 마진부와 제1 및 제2 내부전극의 폭 방향 타탄과 제2 측면 사이에 형성된 제2 사이드 마진부의 폭을 제어하여 어쿠스틱 노이즈를 감소시킬 수 있다.
구체적으로 제1 사이드 마진부(41)와 제2 사이드 마진부(42)는 하부에 어쿠스틱 노이즈 저감부(41', 42')를 포함할 수 있다. 상기 어쿠스틱 노이즈 저감부는 평균 폭이 제1 사이드 마진부 및 제2 사이드 마진부의 평균 폭보다 넓은 것을 특징으로 할 수 있다. 다시말해 제1 사이드 마진부와 제2 사이드 마진부는 하부에 폭이 넓은 사이드 마진부(어쿠스틱 노이즈 저감부)를 포함함으로써, 세라믹 본체의 하부에서의 변형율을 감소시켜 어쿠스틱 노이즈를 감소시킬 수 있다.
즉, 제1 및 제2 내부전극의 인출방향과 수직한 방향의 사이드 마진부의 폭을 서로 다르게 형성함으로써, 내부전극 적층 방향에서 세라믹 본체의 상부와 하부의 변형율을 달리하여 어쿠스틱 노이즈를 감소시킬 수 있다.
도 2b 내지 도 2g은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터를 절단하여 도시한 폭-두께 방향 단면도이다.
도 2b에 도시된 바와 같이 본 발명의 일 실시 형태에 따르면, 상기 제1 및 제2 내부전극(21, 22)의 폭은 적층 방향의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다. 다시 말해, W-T 단면으로 나타나는 내부전극의 전체적 윤곽은 하부로 갈수록 폭이 감소하는 역사다리꼴의 형상을 가질 수 있다. 즉 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, 0.85≤M2/M1≤0.97를 만족하면서, 그 폭이 점진적으로 변화하는 경우 내부전극의 폭 차이로 인한 단차 발생을 최소화할 수 있는 장점이 있다.
도 2c를 참조하면 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(21, 22)은 세라믹 본체의 상부에서는 일정한 폭을 가지며, 세라믹 본체의 하부에서는 세라믹 본체의 하면으로 인접할수록 폭이 점점 감소하는 형상일 수 있다.
또한 본 발명의 일 실시형태에 따르면 도 2d에 도시된 바와 같이 세라믹 본체의 1/2을 초과하는 두께에 대해 상대적으로 제1 및 제2 내부전극(21, 22)의 폭이 넓게 형성되고, 1/2 미만의 두께에서 제1 및 제2 내부전극의 폭이 좁게 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 도 2e와 같이 세라믹 본체의 1/2을 초과하는 두께에 대해 상대적으로 제1 및 제2 내부전극(21, 22)의 폭이 넓게 형성되고, 1/2 미만의 두께에서 제1 및 제2 내부전극의 폭이 좁게 형성되되, 제1 및 제2 내부전극의 폭이 적층 방향에서 점진적으로 좁아지는 형태로 형성될 수 있다.
또한 도 2f와 같이 본 발명의 일 실시형태에 의하면 세라믹 본체의 상부에서는 넓은 폭의 제1 및 제2 내부전극(21, 22)이 형성되고 하부에서는 좁은 폭의 제1 및 제2 내부전극(21, 22)이 형성되되, 하부에 배치된 제1 및 제2 내부전극의 폭은 다시 2 이상의 구간으로 나눠져 계단식으로 좁아 질 수 있다.
또는 본 발명의 일 실시형태에 의하면 도 2g와 같이 세라믹 본체의 상부에서 일정하게 넓은 폭의 제1 및 제2 내부전극(21, 22)이 형성되고, 세라믹 본체의 하부 중 상부와 인접한 영역에서 제1 및 제2 내부전극(21, 22)의 폭이 점점 감소한 뒤 세라믹 본체의 하면에 인접한 영역에서는 일정하게 좁은 폭의 제1 및 제2 내부전극(21, 22)이 형성될 수 있다.
본 발명의 실시예에 따른 적층 세라믹 커패시터가 기판에 실장되어 어쿠스틱 노이즈의 감소효과를 발휘하기 위하여, 내부전극의 평균 폭이 좁은 세라믹 본체의 하부가 기판과 인접하도록 적층 세라믹 커패시터가 실장 되어야한다.
따라서 상기 세라믹 본체의 상부 및 하부를 구별하기 위하여, 세라믹 본체의 상부 또는 하부 커버층은 밝기 또는 색상차이가 나는 유전체층으로 형성된 식별부(미도시)를 포함할 수 있다. 본 발명의 일 실시 예에서 식별부는 하나의 세라믹 그린시트가 소성되거나 다수의 세라믹 그린시트가 적층된 유전체 층일 수 있으며, 상기 식별부가 되는 유전체 층은 Ni, Mn, Cr 및 V 중 선택된 하나 이상의 금속이 첨가되어 상기 세라믹 본체(10)의 외부에서 밝기 또는 색상의 차이가 생길 수 있다.
또는 상기 세라믹 본체의 상부 또는 하부 커버층은 상부 또는 하부 커버층에 레이저 마킹을 하여 소성 후에도 자국이나 문양을 남도록 하여 세라믹 본체의 상부 및 하부를 구별하도록 할 수 있다.
본 발명의 일 실시형태에 의하면, 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극;을 포함하며, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, 어쿠스틱 노이즈가 20dB 미만이고 용량 감소율이 8% 미만이 되는 범위의 M2/M1 값을 가지는 적층 세라믹 전자부품을 제공할 수 있다.
상기의 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
적층 세라믹 커패시터의 실장 기판
도 3은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 적층 세라믹 커패시터(1)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(1)의 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
즉, 본 발명의 일 실시형태에 의하면 상부에 제1 및 제2 전극 패드(221,222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판에 실장되는 적층 세라믹 전자부품(1); 을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하고, 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극을 포함하고, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
또한 본 발명의 다른 일 실시형태에 의하면 상부에 제1 및 제2 전극 패드(221,222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판에 실장되는 적층 세라믹 전자부품(1); 을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하고 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하며, 폭 방향으로 마주보는 제1 측면 및 제2 측면을 갖는 육면체 형상의 세라믹 본체 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극 상기 세라믹 본체의 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성되며, 하부에 제1 어쿠스틱 노이즈 저감부를 포함하는 제1 사이드 마진부 및 상기 제1 및 제2 내부전극의 폭 방향 타단과 제2 측면 사이에 배치되며, 하부에 제2 어쿠스틱 노이즈 저감부를 포함하는 제2 사이드 마진부를 포함하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
상기의 적층 세라믹 커패시터의 실장 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
실험 예
본 실험 예는 적층 세라믹 커패시터에서 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M2/M1 값에 따른 어쿠스틱 노이즈 및 용량구현 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 500층 이상 적층하여 M2/M1 값을 달리하는 적층체를 복수 개 만들었다.
이후 상기 적층체를 압착, 절단하여 0603(길이×폭) 규격으로서, (두께/폭)가 1.0을 초과하는 칩을 만들며, 상기 칩들을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
상기 칩은 소성 전에 연마 장치에 의해 각 모서리 및 꼭지점 지점에 대하여 연마 공정이 수행되었다.
다음으로, 외부전극 형성 및 도금층 형성 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
아래의 표 1은 세라믹 본체 내 내부전극 형상 변화에 따른 M2/M1 값 변화시의 어쿠스틱 노이즈 및 용량 구현 여부를 나타낸 표이다.
샘플 M2/M1 어쿠스틱 노이즈(dB) 용량감소율(%) 용량 구현
1* 0.83 15.4 8.5 NG
2* 0.84 15.8 8.0 NG
3 0.85 15.8 7.5 OK
4 0.86 16.1 7.0 OK
5 0.87 16.3 6.5 OK
6 0.88 16.3 6.0 OK
7 0.89 16.3 5.5 OK
8 0.90 16.5 5.0 OK
9 0.91 16.8 4.5 OK
10 0.92 17.1 4.0 OK
11 0.93 17.3 3.5 OK
12 0.94 17.5 3.0 OK
13 0.95 17.6 2.5 OK
14 0.96 17.9 2.0 OK
15 0.97 18.2 1.5 OK
16* 0.98 20.1 1.0 OK
17* 0.99 23 0.5 OK
* : 비교예
상기 표 1에서 용량감소율이 8%를 초과하는 경우 목표 용량이 구현되지 않는 것으로 보아 NG로 판단하였다.
상기 표 1을 참조하면, 비교예인 샘플 1 및 2는 용량이 확보되지 않는 문제가 있으며, 샘플 16 및 17는 어쿠스틱 노이즈가 급격하게 증가하는 것을 알 수 있다.
특히 샘플 1 및 2는 어쿠스틱 노이즈가 샘플 3에 비하여 거의 감소하지 않으면서 용량만 감소하는 결과를 나타냈다.
반면, 실시 예인 샘플 3 내지 15는 본 발명의 수치범위를 만족하는 경우로서, 어쿠스틱 노이즈의 감소 폭이 큰 반면, 용량 감소량은 크지않아 고용량의 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
따라서 상부 내부전극 및 하부 내부전극의 평균 길이 비인 M2/M1가 0.85 이상 0.97 이하를 만족하도록 제작되는 것이 바람직함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 적층 세라믹 커패시터
10: 세라믹 본체
11: 유전체 층
21, 22: 제1 및 제2 내부전극
31, 32: 제1 및 제2 외부 전극
41, 42: 제1 및 제2 사이드 마진부
200: 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극 패드
230: 솔더링

Claims (23)

  1. 유전체층을 포함하며, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 을 포함하며,
    상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 M1 및 M2는 0.85≤M2/M1≤0.97 를 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극 중 가장 큰 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 a1 및 a2, 상기 제1 및 제2 내부전극 중 가장 작은 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 b1 및 b2라 할 때, 0.70 ≤ (b1+b2)/(a1+a2) ≤ 0.93을 만족하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 폭은 적층 방향의 상부에서 하부로 갈수록 점진적으로 감소하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 폭은 적층 방향의 중심부부터 하부로 갈수록 점진적으로 감소하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 폭은 적층 방향의 상부에서 하부로 가면서 단차를 가지고 감소하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 폭은 적층 방향의 중심부부터 감소하되, 하부에서 2 이상의 구간으로 나눠져 단차를 가지고 감소하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 폭은 상기 세라믹 본체의 1/2를 초과하는 두께에서 일정하게 형성되며, 상기 세라믹 본체의 1/2 미만의 두께에서 감소하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 세라믹 본체의 폭을 W, 두께를 T라 할 때, 1.2 ≤ T/W ≤ 3.0을 만족하는 것을 특징으로 하는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 세라믹 본체는 상기 세라믹 본체의 상하부를 식별할 수 있는 식별부를 포함하는 적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 식별부는 Ni, Mn, Cr 및 V 중 선택된 하나 이상의 금속이 첨가된 유전체 층을 포함하는 적층 세라믹 전자부품.
  12. 제10항에 있어서,
    상기 식별부는 레이저 마킹 자국인 적층 세라믹 전자부품.
  13. 제1항에 있어서,
    상기 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
  14. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층되는 적층 세라믹 전자부품.
  15. 유전체층을 포함하고 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하며, 폭 방향으로 마주보는 제1 측면 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극;
    상기 세라믹 본체의 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성되며, 하부에 제1 어쿠스틱 노이즈 저감부를 포함하는 제1 사이드 마진부; 및
    상기 제1 및 제2 내부전극의 폭 방향 타단과 제2 측면 사이에 배치되며, 하부에 제2 어쿠스틱 노이즈 저감부를 포함하는 제2 사이드 마진부;
    를 포함하는 적층 세라믹 전자부품.
  16. 제15항에 있어서,
    상기 어쿠스틱 노이즈 저감부의 평균 폭은 상기 제1 사이드 마진부 및 제2 사이드 마진부의 평균 폭보다 넓은 적층 세라믹 전자부품.
  17. 제15항에 있어서,
    상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품.
  18. 제15항에 있어서,
    상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, 0.85≤M2/M1≤0.97 를 만족하는 적층 세라믹 전자부품.
  19. 제15항에 있어서,
    상기 제1 및 제2 내부전극 중 가장 큰 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 a1 및 a2, 상기 제1 및 제2 내부전극 중 가장 작은 폭의 내부전극의 양단부로부터 세라믹 본체의 제1 및 제2 측면까지의 거리를 각각 b1 및 b2라 할 때, 0.70 ≤ (b1+b2)/(a1+a2) ≤ 0.93을 만족하는 적층 세라믹 전자부품.
  20. 제15항에 있어서,
    상기 제1 및 제2 내부전극의 폭은 적층 방향의 상부에서 하부로 갈수록 점진적으로 감소하는 적층 세라믹 전자부품.
  21. 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 을 포함하며,
    상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, 어쿠스틱 노이즈가 20 미만이고 용량 감소율이 8% 미만이 되는 범위의 M2/M1 값을 가지는 적층 세라믹 전자부품.
  22. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판에 실장되는 적층 세라믹 전자부품; 을 포함하며,
    상기 적층 세라믹 전자부품은 유전체층을 포함하고, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 세라믹 본체 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극을 포함하고, 상기 세라믹 본체의 두께 방향 상부에 적층된 제1 및 제2 내부전극의 평균 폭을 M1, 상기 세라믹 본체의 두께 방향 하부에 적층된 제1 및 제2 내부전극의 평균 폭을 M2라 할 때, M1＞M2를 만족하는 적층 세라믹 전자부품의 실장 기판.
  23. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판에 실장되는 적층 세라믹 전자부품; 을 포함하며,
    상기 적층 세라믹 전자부품은 유전체층을 포함하고 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하며, 폭 방향으로 마주보는 제1 측면 및 제2 측면을 갖는 세라믹 본체 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극 상기 세라믹 본체의 제1 및 제2 내부전극의 폭 방향 일단과 제1 측면 사이에 형성되며, 하부에 제1 어쿠스틱 노이즈 저감부를 포함하는 제1 사이드 마진부 및 상기 제1 및 제2 내부전극의 폭 방향 타단과 제2 측면 사이에 배치되며, 하부에 제2 어쿠스틱 노이즈 저감부를 포함하는 제2 사이드 마진부를 포함하는 적층 세라믹 전자부품의 실장 기판.
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