JP6180898B2 - 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 - Google Patents
積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 Download PDFInfo
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- 239000003985 ceramic capacitor Substances 0.000 title claims description 118
- 239000000919 ceramic Substances 0.000 claims description 137
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 230000000694 effects Effects 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 238000010330 laser marking Methods 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011256 inorganic filler Substances 0.000 claims description 3
- 229910003475 inorganic filler Inorganic materials 0.000 claims description 3
- 229910052748 manganese Inorganic materials 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 230000005534 acoustic noise Effects 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 11
- 238000010304 firing Methods 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000005259 measurement Methods 0.000 description 5
- 239000000843 powder Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 239000003610 charcoal Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000000462 isostatic pressing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/02—Mountings
- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/002—Details
- H01G4/228—Terminals
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
- H05K2201/2045—Protection against vibrations
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Description
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板に関する。
通常、キャパシタ、インダクター、圧電体素子、バリスター又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体の内部に形成された内部電極、及び上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極を備える。
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、１つの誘電体層を介して対向配置される内部電極、及び上記内部電極に電気的に接続された外部電極を含む。
積層セラミックキャパシタは、小型であり且つ高容量が保障され実装が容易であるという長所によって、コンピューター、ＰＤＡ、携帯電話等の移動通信装置の部品として広く用いられている。
最近では、電子製品の小型化及び多機能化につれ、チップ部品も小型化及び高機能化されており、積層セラミックキャパシタに対しても小型及び高容量の製品が求められている。
また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして有用に用いられており、バイパスキャパシタとして機能するためには高周波ノイズを効果的に除去する必要がある。このような要求は、電子装置の高周波化につれて益々増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは回路基板上の実装パッド上にハンダ付けにより電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。
本発明の目的は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することである。
本発明の一実施形態によれば、誘電体層を含み、厚さ方向に対向する第１及び第２の主面、長さ方向に対向する第１及び第２の端面、及び幅方向に対向する第１及び第２の側面を有するセラミック本体と、上記セラミック本体の内部に配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部を有する第１の内部電極、及び上記誘電体層を介して上記第１の内部電極と対向して配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部を有する第２の内部電極を含んで容量が形成される活性層と、上記活性層の厚さ方向の上部に形成された上部カバー層と、上記活性層の厚さ方向の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層と、上記第１の内部電極と連結され、上記第１のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極と、上記第２の内部電極と連結され、上記第２のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極と、上記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層と、を含む積層セラミックキャパシタが提供される。
上記第１のリード部及び上記第２のリード部の上記第１及び第２の側面の少なくとも１つ以上の側面に露出した領域は重なっても良い。
上記第１のリード部及び上記第２のリード部の上記第１及び第２の側面の少なくとも１つ以上の側面に露出した領域は重ならなくても良い。
上記第１のリード部及び上記第２のリード部の上記第１及び第２の側面の少なくとも１つ以上の側面に露出した領域の幅は第１及び第２の側面に形成された第１及び第２の外部電極の幅より狭くても良い。
上記第１のリード部及び第２のリード部は上記セラミック本体の上記第１の側面に露出することができる。
上記第１のリード部及び第２のリード部は上記セラミック本体の上記第１の側面及び第２の側面に露出することができる。
上記第１のリード部は上記第１の側面に露出し、上記第２のリード部は上記第２の側面に露出することができる。
上記第１及び第２の外部電極は上記第１の側面から上記第１及び第２の主面のいずれか１つの面に伸びて形成されることができる。
上記第１及び第２の外部電極は上記第１の側面から上記第１及び第２の主面に伸びて形成されることができる。
上記第１及び第２の外部電極は上記第１の側面から上記第１及び第２の主面のいずれか１つの面と第２の側面に伸びて形成されることができる。
上記第１及び第２の外部電極は上記第１の側面から上記第１及び第２の主面と第２の側面に伸びて形成されることができる。
上記第１及び第２の外部電極は上記第１及び第２の端面から所定間隔離隔して形成されることができる。
上記第１の外部電極は上記第１の側面から上記第１の主面に伸びて形成され、上記第２の外部電極は上記第２の側面から上記第１の主面に伸びて形成されることができる。
上記絶縁層は上記第１及び第２の側面上に形成された第１及び第２の外部電極と上記セラミック本体の第１及び第２の側面を覆うように形成されることができる。
上記絶縁層は上記第１及び第２の側面上に形成された第１及び第２の外部電極と上記セラミック本体の第１及び第２の側面及び第１及び第２の端面を覆うように形成されることができる。
上記絶縁層は上記第１及び第２の側面上に形成された第１及び第２の外部電極のうち実装面から所定の高さまでに該当する領域を覆うように形成されることができる。
上記絶縁層は上記セラミック本体の実装面から所定間隔離隔して形成されることができる。
上記絶縁層は有機樹脂、セラミック、無機フィラー、ガラス又はこれらの混合物を含むことができる。
上記上部カバー層又は下部カバー層は上記セラミック本体の上下部を識別できる識別部を含むことができる。
上記識別部はＮｉ、Ｍｎ、Ｃｒ及びＶのうちから選択された１つ以上の金属が添加された誘電体層を含むことができる。
上記識別部はレーザーマーキングの跡であることができる。
上記第１及び第２の内部電極は上記セラミック本体の実装面に対して水平に配置されることができる。
上記誘電体層の平均厚さをｔｄとしたとき、０．１μｍ≦ｔｄ≦２．０μｍを満たすことができる。
上記第１及び第２の内部電極の厚さは１．５μｍ以下であっても良い。
本発明の他の実施形態によれば、上部に第１及び第２の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に対向する第１及び第２の主面、長さ方向に対向する第１及び第２の端面、及び幅方向に対向する第１及び第２の側面を有するセラミック本体と、上記セラミック本体の内部に配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部を有する第１の内部電極、及び上記誘電体層を介して上記第１の内部電極と対向して配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部を有する第２の内部電極を含んで容量が形成される活性層と、上記活性層の厚さ方向の上部に形成された上部カバー層と、上記活性層の厚さ方向の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層と、上記第１の内部電極と連結され、上記第１のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極と、上記第２の内部電極と連結され、上記第２のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極と、上記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層と、を含む積層セラミックキャパシタの実装基板が提供される。
本発明によれば、内部電極の水平実装が可能で実装密度が向上した高容量の積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することができる。
本発明によれば、アコースティックノイズが顕著に減少した積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
積層セラミックキャパシタ１００
本発明の一実施形態による積層セラミックキャパシタは、誘電体層１１１を含み、厚さ方向に対向する第１及び第２の主面５、６、長さ方向に対向する第１及び第２の端面３、４、及び幅方向に対向する第１及び第２の側面１、２を有するセラミック本体１１０と、上記セラミック本体１１０の内部に配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部１２１ａを有する第１の内部電極１２１、及び上記誘電体層１１１を介して上記第１の内部電極１２１と対向して配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部１２２ａを有する第２の内部電極１２２を含んで容量が形成される活性層２０と、上記活性層の厚さ方向の上部に形成された上部カバー層Ｃ１と、上記活性層の厚さ方向の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層Ｃ２と、上記第１の内部電極と連結され、上記第１のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極１３１と、上記第２の内部電極と連結され、上記第２のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極１３２と、上記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層１４０と、を含むことができる。
本発明の一実施形態による積層セラミックキャパシタは、誘電体層１１１を含み、厚さ方向に対向する第１及び第２の主面５、６、長さ方向に対向する第１及び第２の端面３、４、及び幅方向に対向する第１及び第２の側面１、２を有するセラミック本体１１０と、上記セラミック本体１１０の内部に配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部１２１ａを有する第１の内部電極１２１、及び上記誘電体層１１１を介して上記第１の内部電極１２１と対向して配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部１２２ａを有する第２の内部電極１２２を含んで容量が形成される活性層２０と、上記活性層の厚さ方向の上部に形成された上部カバー層Ｃ１と、上記活性層の厚さ方向の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層Ｃ２と、上記第１の内部電極と連結され、上記第１のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極１３１と、上記第２の内部電極と連結され、上記第２のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極１３２と、上記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層１４０と、を含むことができる。
以下、添付の図面を参照して本実施形態を詳細に説明する。
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は本発明の一実施形態による積層セラミックキャパシタのセラミック本体を概略的に示す斜視図であり、図３は本発明の一実施形態による積層セラミックキャパシタのセラミック本体の分解斜視図である。
図１を参照すると、本実施形態による積層セラミックキャパシタは、セラミック本体１１０と、第１及び第２の外部電極１３１、１３２と、絶縁層１４０と、を含むことができる。
図２に示されているように、セラミック本体１１０は、厚さ方向に対向する第１の主面５及び第２の主面６と、幅方向に対向し且つ上記第１の主面及び第２の主面を連結する第１の側面１及び第２の側面２と、長さ方向に対向し且つ上記第１の主面及び第２の主面を連結する第１の端面３及び第２の端面４と、を有することができる。本明細書では、上記第１の主面５を上面、上記第２の主面６を下面ともいう。
本発明の一実施形態によれば、Ｙ‐方向はセラミック本体の厚さ方向であって内部電極が誘電体層を介して積層される方向であり、Ｘ‐方向はセラミック本体の長さ方向であり、Ｚ‐方向はセラミック本体の幅方向である。
ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。
上記セラミック本体１１０は、その形状に特別な制限はなく、図示のように六面体形であることができる。この際、上記セラミック本体１１０は、チップの焼成時のセラミック粉末の焼成収縮によって、まっすぐな直線からなる六面体形ではないが、実質的にほぼ六面体形である。
上記セラミック本体１１０は、図２及び図３に示されているように、キャパシタの容量形成に寄与する部分であって第１及び第２の内部電極を含む活性層２０と、厚さ方向の上下マージン部であって活性層２０の上部に形成された上部カバー層Ｃ１及び活性層２０の下部に形成された下部カバー層Ｃ２と、を含むことができる。
上記活性層２０は、誘電体層１１１を介して複数の第１及び第２の内部電極１２１、１２２を繰り返し積層して形成されることができる。
上記第１及び第２の内部電極は、１つの誘電体層１１１を介してＹ‐方向に対向して配置されることができる。
上記セラミック本体１１０は、複数の誘電体層１１１を積層した後に焼成することにより形成される。なお、上記セラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に限定されない。
また、上記セラミック本体１１０を形成する複数の誘電体層１１１が焼結された後は、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されることができる。
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されるものではない。
本発明の一実施形態によれば、上記誘電体層１１１の平均厚さは、積層セラミックキャパシタ１００の容量設計に合わせて任意に変更可能であり、焼成後には０．１〜２．０μｍであることができる。
上記誘電体層１１１の平均厚さは、セラミック本体１１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定されることができる。
例えば、セラミック本体１１０の長さ方向（Ｘ‐方向）の中央部に沿う幅及び厚さ方向（Ｙ‐Ｚ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層に対し、幅方向に等間隔の３０個の地点の厚さを測定して平均値を測定することができる。
上記等間隔の３０個の地点は、第１及び第２の内部電極１２１、１２２が重なる領域を意味する容量形成部で測定されることができる。
また、このような平均値の測定を１０個以上の誘電体層に拡張して行うと、誘電体層の平均厚さをより一般化することができる。
上部及び下部カバー層Ｃ１、Ｃ２は、内部電極を含まない以外は、誘電体層１１１と同じ材質及び構成を有することができる。
上部及び下部カバー層Ｃ１、Ｃ２は、単一の誘電体層又は２つ以上の誘電体層を活性層２０の上下面にそれぞれ上下方向に積層して形成され、基本的には物理的又は化学的ストレスによる第１及び第２の内部電極１２１、１２２の損傷を防止する役割を行うことができる。
図４は図１のＡ‐Ａ'線に沿う断面図であり、図５は図１の積層チップキャパシタの寸法関係を説明するためのＡ‐Ａ'線に沿う概略断面図である。
図４及び図５に示されているように、下部カバー層Ｃ２は、上部カバー層Ｃ１よりも誘電体層の積層数をさらに増やすことにより、上部カバー層より厚い厚さを有することができる。
図５を参照すると、セラミック本体１１０の全厚さの１／２をＡ、下部カバー層Ｃ２の厚さをＢ、活性層２０の全厚さの１／２をＣ、上部カバー層Ｃ１の厚さをＤとする。
ここで、セラミック本体１１０の全厚さとは、セラミック本体１１０の第１の主面５から第２の主面６までの距離を意味し、活性層２０の全厚さとは、活性層２０の最上部に形成された第１の内部電極１２１の上面から活性層２０の最下部に形成された第２の内部電極１２２の下面までの距離を意味する。
また、下部カバー層Ｃ２の厚さＢとは、活性層２０の厚さ方向の最下部に形成された第２の内部電極１２２の下面からセラミック本体１１０の第２の主面６までの距離を意味し、上部カバー層Ｃ１の厚さＤとは、活性層２０の厚さ方向の最上部に形成された第１の内部電極１２１の上面からセラミック本体１１０の第１の主面５までの距離を意味する。
積層セラミックキャパシタ１００に形成された第１及び第２の外部電極１３１、１３２に極性の異なる電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張及び収縮し、第１及び第２の外部電極１３１、１３２の両端部はポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは逆に収縮及び膨張する。
ここで、活性層２０の中心部は、第１及び第２の外部電極１３１、１３２の長さ方向の両端部において最大に膨張及び収縮する部分であり、アコースティックノイズ発生の原因となる。
よって、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されて活性層２０の中心部ＣＬＡから発生する変形率と下部カバー層Ｃ２から発生する変形率の差異によってセラミック本体１１０の両端面に形成された変曲点（ＰＩ：Ｐｏｉｎｔ ｏｆ Ｉｎｆｌｅｃｔｉｏｎ）をセラミック本体１１０の厚さの中心部ＣＬＣ以下に形成させる。
この際、アコースティックノイズをより減少させるために、活性層２０の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れた比（（Ｂ＋Ｃ）／Ａ）は１．０５≦（Ｂ＋Ｃ）／Ａ≦１．７５の範囲を満たすことが好ましい。
また、上部カバー層Ｃ１の厚さＤと下部カバー層Ｃ２の厚さＢとの比（Ｄ／Ｂ）は０．０２≦Ｄ／Ｂ≦０．４２の範囲を満たすことが好ましい。
また、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層Ｃ２の厚さＢの比（Ｂ／Ａ）は０．３３≦Ｂ／Ａ≦１．５２の範囲を満たすことが好ましい。
また、下部カバー層Ｃ２の厚さＢに対する活性層２０の厚さの１／２であるＣの比（Ｃ／Ｂ）は０．１５≦Ｃ／Ｂ≦２．４６の範囲を満たすことが好ましい。
活性層２０の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れた比（（Ｂ＋Ｃ）／Ａ）が１．０５未満の場合は、アコースティックノイズ減少効果がなく、１．７５を超える場合は、目標容量が具現されないという問題が発生する可能性がある。
上部カバー層Ｃ１の厚さＤと下部カバー層Ｃ２の厚さＢとの比（Ｄ／Ｂ）が０．０２未満の場合は、上部カバー層の厚さＤより下部カバー層の厚さＢが大きすぎるためクラック又はデラミネーションが発生し、目標容量に対して静電容量が低いため容量不良が発生する可能性がある。
セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層Ｃ２の厚さＢの比（Ｂ／Ａ）及び下部カバー層Ｃ２の厚さＢに対する活性層２０の厚さの１／２であるＣの比（Ｃ／Ｂ）がそれぞれ０．３３≦Ｂ／Ａ≦１．５２及び０．１５≦Ｃ／Ｂ≦２．４６の範囲を満たす場合は、アコースティックノイズをより減少させることができる。
これに対し、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層Ｃ２の厚さＢの比（Ｂ／Ａ）が１．５２を超えるか又は下部カバー層Ｃ２の厚さＢに対する活性層２０の厚さの１／２であるＣの比（Ｃ／Ｂ）が０．１５未満の場合は、目標容量に対して静電容量が低いため容量不良が発生するという問題が発生する可能性がある。
図６ａに示されているように、上部又は下部カバー層Ｃ１、Ｃ２は、明るさ又は色相の差のある誘電体層で形成された識別部Ｉ１を含むことができる。図６ａの実施例では、識別部Ｉ１は１つのセラミックグリーンシートが焼成されたか又は多数のセラミックグリーンシートが積層された誘電体層であり、上記識別部Ｉ１となる誘電体層はＮｉ、Ｍｎ、Ｃｒ及びＶのうちから選択された１つ以上の金属が添加されて上記セラミック本体１１０の外部で明るさ又は色相の差が生じる。
図６ｂに示されているように、他の実施例によれば、上記識別部は、誘電体層の積層が終わった後に上部又は下部カバー層Ｃ１、Ｃ２にレーザーマーキングを施すことにより焼成後にもその跡や模様が鮮明に残るようにして形成されることができる。レーザーマーキングの跡は符号Ｉ２で示されている。
図示されてはいないが、さらに他の実施例による本発明の積層セラミックキャパシタは、セラミック本体１１０の第１の主面５に透けて見えるよう、上部カバー層Ｃ１の内部にセラミック本体１１０の厚さ方向に沿って少なくとも一層以上積層して形成されたダミー電極をさらに含み、上記ダミー電極を識別部として用いることができる。
この際、ダミー電極がセラミック本体１１０の第１の主面５に透けて見えやすくなるよう、上部カバー層のうちダミー電極が形成されていない上端部の厚さを信頼性を有する範囲内で最小限にすることができる。
また、ダミー電極がセラミック本体１１０の第１の主面５に透けて見えやすくなるよう、最上部に配置されたダミー電極を、セラミック本体１１０の第１の主面５に可能な限り近接させて上部カバー層Ｃ１の内部に形成することができる。
上記ダミー電極は、活性層２０の最上部に配置された第１の内部電極１２１と同じ方向の内部電極で形成されることができるが、誘電体層を介して相違する極性の内部電極が重なる構造ではない。
したがって、ダミー電極は、外部電極１３１、１３２又は容量を形成する活性層２０の影響で生じる寄生キャパシタンス以外は容量形成に寄与することができない。
なお、本発明のダミー電極の構造は、特に限定されず、必要に応じて多様に変更可能である。
上記識別部によって、セラミック本体において上部カバー層Ｃ１の形成された上面（第１の主面）と下部カバー層Ｃ２の形成された下面（第２の主面）を明確に区別することができるため、積層セラミックキャパシタ１００を印刷回路基板に実装するときに設置方向を容易に確認して積層セラミックキャパシタの上下が逆になって実装されることを防止し、実装基板の組立性を向上させて不良率を減らすことができる。
上記第１及び第２の内部電極１２１、１２２は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち１つ以上の物質からなる導電性ペーストを用いて形成されることができる。
一方、上記第１及び第２の内部電極１２１、１２２は、相違する極性を有する一対の電極であり、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
上記第１及び第２の内部電極１２１、１２２の焼成後の平均厚さは、静電容量を形成できれば特に制限されず、例えば、１．５μｍ以下である。
上記第１及び第２の内部電極１２１、１２２の平均厚さは、セラミック本体１１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定されることができる。
例えば、セラミック本体１１０の長さ方向（Ｘ‐方向）の中央部に沿う幅及び厚さ方向（Ｙ‐Ｚ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の内部電極に対し、幅方向に等間隔の３０個の地点の厚さを測定して平均値を測定することができる。
上記等間隔の３０個の地点は、第１及び第２の内部電極１２１、１２２が重なる領域を意味する容量形成部で測定されることができる。
また、このような平均値の測定を１０個以上の内部電極に拡張して行うと、内部電極の平均厚さをより一般化することができる。
本発明の一実施形態によれば、第１及び第２の内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１の主面５又は第２の主面６に対して水平に配置されることができる。
本発明において、第１及び第２は相違する極性を意味することができる。
図７ａ〜図７ｇは、本発明の実施形態による積層セラミックキャパシタの内部電極の構造を示す平面図である。
本発明の第１及び第２の内部電極１２１、１２２は、セラミック本体の外部面に露出して第１及び第２の外部電極１３１、１３２と電気的に接続する第１及び第２のリード部１２１ａ、１２２ａをそれぞれ含むことができる。
上記第１及び第２のリード部１２１ａ、１２２ａはセラミック本体の少なくとも１つ以上の側面に露出し、本発明の積層セラミックキャパシタの内部電極は多様な形態に変形されることができる。
上記第１及び第２のリード部１２１ａ、１２２ａは、セラミック本体の少なくとも１つ以上の側面に露出することができる。即ち、上記セラミック本体の第１の側面１又は第２の側面２に露出するか又は第１側面１及び第２の側面２に露出することができる。
また、図７ａを参照すると、上記第１及び第２のリード部１２１ａ、１２２ａは、セラミック本体の少なくとも１つの側面に露出した領域が厚さ方向で重なり領域を有するように形成されることができる。図７ａのようにリード部が重なり領域を有する場合、リード部の重なり領域によって更なる容量が形成されるため、高容量の積層セラミックキャパシタの提供が可能となる。
また、図７ｂに示されているように、上記第１及び第２のリード部１２１ａ、１２２ａは、セラミック本体の少なくとも１つの側面に露出した領域が重なり領域を有しないように形成されることができる。第１及び第２のリード部が重なり領域を有せず且つ最大限に露出する場合、セラミック本体の切断時に第１の内部電極と第２の内部電極が広がって連結される現象を防止することができ、焼成時の残炭除去に有利である。
また、図７ｃに示されているように、上記第１及び第２のリード部１２１ａ、１２２ａのセラミック本体の側面に露出した領域の幅は、あとで形成される外部電極の幅を考慮して外部電極の幅より狭く形成されることができる。第１及び第２のリード部の露出する領域の幅を外部電極の幅より狭く形成すると、露出した第１及び第２のリード部が外部電極によって覆われるため、第１及び第２のリード部を覆う用途の絶縁層がなくても良い。この場合、絶縁層は、後述するように、外部電極のみを覆うように形成されることができる。
また、図７ｄ〜図７ｆに示されているように、上記第１及び第２の内部電極１２１、１２２は、セラミック本体の少なくとも１つ以上の側面に露出する第１及び第２のリード部を有し且つ第１及び第２の端面に露出するように形成されることができる。図７ｄ〜図７ｆの第１及び第２のリード部１２１ａ、１２２ａの露出する領域は、図７ａ〜図７ｃに示されているように重なるか、又は重ならないか、外部電極の幅より狭く形成されることができる。
上述したように、第１及び第２の内部電極１２１、１２２がセラミック本体の第１及び第２の端面に露出し、上記セラミック本体の側面に露出した第１及び第２のリード部１２１ａ、１２２ａが重なり領域を有する場合、同じ面積で大容量を有する積層セラミックキャパシタを具現することができる。
後述するように、上記第１及び第２の内部電極１２１、１２２がセラミック本体の第１及び第２の端面に露出する場合は、内部電極の保護及び短絡防止のために第１及び第２の端面まで絶縁層１４０が形成されることができる。
また、図７ｇに示されているように、上記第１及び第２のリード部１２１ａ、１２２ａは、別々の側面に露出することができる。即ち、第１のリード部１２１ａは第１の側面に露出し、第２のリード部１２２ａは第２の側面に露出することができる。
上記第１及び第２の内部電極１２１、１２２は、中間に配置された誘電体層１１１によって電気的に絶縁されることができる。
即ち、第１及び第２の内部電極１２１、１２２は、セラミック本体１１０の側面から露出した第１及び第２のリード部を介して第１及び第２の外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
したがって、第１及び第２の外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２の内部電極１２１、１２２の間に電荷が蓄積され、この際、積層セラミックキャパシタ１００の静電容量は第１及び第２の内部電極１２１、１２２の重なり領域の面積に比例する。
図８ａ〜図８ｅは、本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示す斜視図である。
図８ａ〜図８ｅを参照すると、上記第１及び第２の内部電極１２１、１２２とそれぞれ連結されるように第１及び第２の外部電極１３１、１３２が形成されることができる。
第１の外部電極１３１は、上記第１の内部電極と電気的に接続され、上記第１の側面又は第２の側面の少なくとも１つの面から上記第１及び第２の主面及び第２の側面の少なくとも１つの面に伸びて形成され、第２の外部電極１３２は、上記第２の内部電極と電気的に接続され、上記第１の側面又は第２の側面の少なくとも１つの面から上記第１及び第２の主面及び第２の側面の少なくとも１つの面に伸びて形成されることができる。
より具体的には、上記第１及び第２の外部電極１３１、１３２は、上記第１の側面から上記第１及び第２の主面のいずれか１つの面に伸びて形成される（図８ａ）か、上記第１及び第２の主面に伸びて形成される（図８ｂ）か、上記第１及び第２の主面のいずれか１つの面と第２の側面に伸びて形成される（図８ｃ）ことができる。
上記第１及び第２の外部電極１３１、１３２は、上記第１の側面から上記第１及び第２の主面と第２の側面に伸びて形成されることができる。この場合、上記第１及び第２の外部電極は、「□」字型（図８ｄ）であることができる。
また、上記第１及び第２の外部電極１３１、１３２は、別々の側面に形成されて同じ主面に伸びることができる。即ち、第１の外部電極１３１は第１の側面に形成され、第２の外部電極１３２は第２の側面に形成され、この場合、第１及び第２の外部電極はそれぞれ第１又は第２の側面から第１及び第２の主面の少なくとも１つの面に伸びて形成される（図８ｅ）ことができる。
上記第１及び第２の外部電極は、第１及び第２の端面から一定間隔離隔して形成されることができる。
上述した外部電極の形状は、特に限定されず、適切に変更可能である。しかしながら、内部電極が実装面に対して水平に配置されるよう、上記外部電極は、セラミック本体の第１及び第２の主面の少なくとも１つの面に伸びて形成されることができる。
上記第１及び第２の外部電極１３１、１３２は、内部電極と同じ材質の導電性物質で形成されることができるが、特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等で形成されることができる。
上記第１及び第２の外部電極１３１、１３２は、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
図９ａ〜９ｆは、本発明の実施形態による積層セラミックキャパシタのセラミック本体１１０、外部電極１３１、１３２及び絶縁層１４０を示す斜視図である。
一方、本発明の一実施形態によれば、セラミック本体１１０の上記第１及び第２の側面上に形成された第１及び第２の外部電極１３１、１３２を覆うように絶縁層１４０が形成されることができる。
図９ａに示されているように、本発明の絶縁層１４０は、第１及び第２の側面に形成された第１及び第２の外部電極と第１及び第２の側面を覆うように形成されることができる。
即ち、絶縁層が第１及び第２の側面に形成された外部電極を覆うことにより、外部電極が第１及び第２の側面に露出せず、外部電極が伸びて露出した第１又は第２の主面が実装面となる。本発明のように第１又は第２の主面が実装面となる場合、内部電極が実装面に対して水平に配置されることができる。
誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されるときに上記内部電極間で圧電現象が発生して振動が起こる可能性がある。
このような振動は、積層セラミックキャパシタと連結されたハンダを介して上記積層セラミックキャパシタの実装された印刷回路基板に伝達されて上記印刷回路基板全体が音響放射面となり、雑音となる振動音を発生させる。
上記振動音は人間に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当し、このように人間に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。
このような振動は、積層セラミックキャパシタの内部電極及び誘電体層が実装面（基板）に対して水平に配置される場合より垂直に配置される場合に印刷回路基板にうまく伝達される。したがって、アコースティックノイズの減少のためには、内部電極及び誘電体層が実装面に対して垂直に配置されるのが有利である。しかしながら、容量を増加させて実装密度を向上させるために内部電極のリード部をセラミック本体の同一面に引き出すと、誘電体層と内部電極が実装面に対して垂直に配置される。よって、本発明では、外部電極を第１及び第２の主面の少なくとも１つの面に伸ばして第１及び第２の主面が実装面となるようにすることにより、内部電極及び誘電体層が実装面に対して水平に配置されるようにした。
また、アコースティックノイズは、積層セラミックキャパシタの基板への実装時のハンダの配置とも密接な関連があり、ハンダが実装面に対して垂直な面に多く配置されるほど圧電現象による振動が印刷回路基板に容易に伝達されるため、増加してしまう。したがって、ハンダが実装面に対して垂直な積層セラミックキャパシタの面に最小限に形成されるのがアコースティックノイズの低減に有利である。
通常、実装面に配置されるハンダは、表面張力によって外部電極に沿って実装面に対して垂直な面に上昇する。しかしながら、本発明の場合、実装面に対して垂直な面に露出する外部電極が絶縁層によって覆われていることから、ハンダが上昇しないか又は最小限に上昇するため、アコースティックノイズが顕著に減少する効果がある。
また、第１及び第２の内部電極がセラミック本体の第１及び第２の端面に露出する場合、上記絶縁層１４０は、図９ｂに示されているように、第１及び第２の外部電極と第１及び第２の側面と第１及び第２の端面を覆うように形成されることができる。
図９ｃ及び図９ｄに示されているように、上記絶縁層は、セラミック本体の厚さ方向に沿って全体的に形成されず、セラミック本体が基板に実装される実装面から所定の高さに該当する領域まで形成されることができる。本発明の絶縁層１４０はセラミック本体の実装面（第１又は第２の主面）に対して垂直な面にハンダが上昇することを防止するためのものであり、実装面から所定の高さまでのみ絶縁層１４０を形成しても同様の目的を達成することができるため、当該絶縁層を形成する材料の使用を減少させて原価を節減することができる。
また、図９ｅ及び図９ｆに示されているように、上記絶縁層は、上記セラミック本体の実装面から所定間隔離隔して形成されることができる。なお、図９ｅ及び図９ｆの実施形態のように絶縁層が実装面から所定間隔離隔して形成される場合、ハンダが絶縁層で覆われていない外部電極に沿って上昇する可能性はあるが、却って固着強度を向上させることができるという長所がある。したがって、アコースティックノイズに大きな影響を及ぼさない範囲内で絶縁層が実装面から所定間隔離隔するように形成すれば良い。
図９ｃ〜９ｆに示されているように絶縁層がセラミック本体の側面又は端面全体を覆わずに所定の高さまでのみを覆う場合、図７ｃに示されているように内部電極の第１及び第２のリード部の露出した領域の幅が第１及び第２の外部電極の幅より狭く形成されるため、内部電極がセラミック本体の外部面に露出しないようにすることができる。
上記絶縁層１４０は、特に制限されず、有機樹脂、セラミック、無機フィラー、ガラス又はこれらの混合物を含むことができる。
本発明によれば、上述した内部電極の形状、外部電極の形状及び絶縁層の形状において多様な組み合わせが可能である。
積層セラミックキャパシタの実装基板２００
本発明の他の実施形態による積層セラミックキャパシタの実装基板は、上部に第１及び第２の電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に対向する第１及び第２の主面、長さ方向に対向する第１及び第２の端面、及び幅方向に対向する第１及び第２の側面を有するセラミック本体と、上記セラミック本体の内部に配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部を有する第１の内部電極、及び上記誘電体層を介して上記第１の内部電極と対向して配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部を有する第２の内部電極を含んで容量が形成される活性層と、上記活性層の厚さ方向の上部に形成された上部カバー層と、上記活性層の厚さ方向の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層と、上記第１の内部電極と連結され、上記第１のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極と、上記第２の内部電極と連結され、上記第２のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極と、上記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層と、を含むことができる。
本発明の他の実施形態による積層セラミックキャパシタの実装基板は、上部に第１及び第２の電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に対向する第１及び第２の主面、長さ方向に対向する第１及び第２の端面、及び幅方向に対向する第１及び第２の側面を有するセラミック本体と、上記セラミック本体の内部に配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部を有する第１の内部電極、及び上記誘電体層を介して上記第１の内部電極と対向して配置され、上記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部を有する第２の内部電極を含んで容量が形成される活性層と、上記活性層の厚さ方向の上部に形成された上部カバー層と、上記活性層の厚さ方向の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層と、上記第１の内部電極と連結され、上記第１のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極と、上記第２の内部電極と連結され、上記第２のリード部が露出した側面から上記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極と、上記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層と、を含むことができる。
図１０は本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図であり、図１１は図１０の積層セラミックキャパシタの実装基板のＢ‐Ｂ'線に沿う断面図である。
図１０及び図１１を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。
この際、積層セラミックキャパシタ１００の第１又は第２の主面に伸びた第１及び第２の外部電極１３１、１３２がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触して位置した状態で、ハンダ付け２３０によって印刷回路基板２１０と電気的に連結されることができる。
なお、本実施形態において印刷回路基板２１０に実装される積層セラミックキャパシタ１００は、上述した積層セラミックキャパシタと同じであるため、ここではその説明を省略する。
実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記の通り製作された。
本発明の実施例と比較例による積層セラミックキャパシタは、下記の通り製作された。
まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して１．８μｍの厚さで製造された複数のセラミックグリーンシートを準備した。
次に、上記セラミックグリーンシート上にスクリーンを用いてニッケル内部電極用導電性ペーストを塗布して内部電極を形成した。
上記セラミックグリーンシートを約３７０層積層し、且つ内部電極の形成されていないセラミックグリーンシートを内部電極の形成されたセラミックグリーンシートの下部に上部より多く積層して積層体を製造した。次に、上記積層体を８５℃で１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。
圧着が終わったセラミック積層体を個別チップの形に切断し、切断されたチップを大気雰囲気で２３０℃、６０時間維持して脱バインダーを行った。
次に、１２００℃で内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成を行った。焼成後の積層チップキャパシタのチップのサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。この際、長さ×幅（Ｌ×Ｗ）の製作公差を±０．１ｍｍ内の範囲にし、これを満たすと、実験を行ってアコースティックノイズを測定（表１）した。
上記表１のデータは、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｚ方向）の中心部に沿う長さ‐厚さ方向（Ｘ‐Ｙ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮った写真からそれぞれの寸法を測定して示したものである。
ここで、Ａ、Ｂ及びＣについては、上述したように、セラミック本体１１０の全厚さの１／２をＡ、下部カバー層Ｃ２の厚さをＢ、活性層２０の全厚さの１／２をＣとした。
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり１つの試料（積層チップキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用ジグ（Ｊｉｇ）に装着した。
その後、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて測定ジグに装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。次に、上記印刷回路基板の直上に設置されたマイクを用いてアコースティックノイズを測定した。
ここで、（Ｂ＋Ｃ）／Ａの値がほぼ１の場合は、活性層２０の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。
（Ｂ＋Ｃ）／Ａの値が１より大きい場合は、活性層２０の中心部がセラミック本体１１０の中心部から上部方向に外れたことを意味し、（Ｂ＋Ｃ）／Ａの値が１より小さい場合は、活性層２０の中心部がセラミック本体１１０の中心部から下部方向に外れたことを意味する。
上記表１を参照すると、活性層２０の中心部がセラミック本体１１０の中心部から外れた比（（Ｂ＋Ｃ）／Ａ）が１．０５≦（Ｂ＋Ｃ）／Ａ≦１．７５の範囲を満たす実施例であるサンプル９〜３０は、アコースティックノイズが２０ｄＢ未満に顕著に減ることが分かる。
また、活性層２０の中心部がセラミック本体１１０の中心部から外れた比（（Ｂ＋Ｃ）／Ａ）が１．０５未満であるサンプル１〜８は、活性層２０の中心部がセラミック本体１１０の中心部からほぼ外れていないか又は活性層２０の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有することが分かる。
上記（Ｂ＋Ｃ）／Ａが１．０５未満であるサンプル１〜８は、アコースティックノイズが２３．１〜３０．９ｄＢであり、本発明による実施例と比べてアコースティックノイズ減少効果がないことが分かる。
また、活性層２０の中心部がセラミック本体１１０の中心部から外れた比（（Ｂ＋Ｃ）／Ａ）が１．７５を超えるサンプル２９及び３０は、目標容量に対して静電容量が低いため、容量不良が発生したことが分かる。
上記表１中、容量具現率（即ち、目標容量に対する静電容量の比）が「ＮＧ」のものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満のものを意味する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２の電極パッド
２３０ ハンダ付け
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２の電極パッド
２３０ ハンダ付け
Claims (31)
- 誘電体層を含み、厚さ方向に対向する第１及び第２の主面、長さ方向に対向する第１及び第２の端面、及び幅方向に対向する第１及び第２の側面を有するセラミック本体と、
前記セラミック本体の内部に配置され、前記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部を有する第１の内部電極、及び前記誘電体層を介して前記第１の内部電極と対向して配置され、前記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部を有する第２の内部電極を含んで容量が形成される活性層と、
前記活性層の厚さ方向の上部に形成された上部カバー層と、
前記活性層の厚さ方向の下部に形成され、前記上部カバー層より厚い厚さを有する下部カバー層と、
前記第１の内部電極と連結され、前記第１のリード部が露出した側面から前記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極と、
前記第２の内部電極と連結され、前記第２のリード部が露出した側面から前記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極と、
前記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層と、
を含み、
前記セラミック本体の全厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全厚さの１／２をＣと定義すると、前記活性層の中心部が前記セラミック本体の中心部から外れた比（Ｂ＋Ｃ）／Ａは１．０５≦（Ｂ＋Ｃ）／Ａ≦１．７５の範囲を満たす、積層セラミックキャパシタ。 - 前記第１のリード部及び前記第２のリード部の前記第１及び第２の側面の少なくとも１つ以上の側面に露出した領域は重なる、請求項１に記載の積層セラミックキャパシタ。
- 前記第１のリード部及び前記第２のリード部の前記第１及び第２の側面の少なくとも１つ以上の側面に露出した領域は重ならない、請求項１に記載の積層セラミックキャパシタ。
- 前記第１のリード部及び前記第２のリード部の前記第１及び第２の側面の少なくとも１つ以上の側面に露出した領域の幅は第１及び第２の側面に形成された第１及び第２の外部電極の幅より狭い、請求項１から３のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１のリード部及び第２のリード部は前記セラミック本体の前記第１の側面に露出する、請求項１から４のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１のリード部及び第２のリード部は前記セラミック本体の前記第１の側面及び第２の側面に露出する、請求項１から４のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１のリード部は前記第１の側面に露出し、前記第２のリード部は前記第２の側面に露出する、請求項１から４のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１及び第２の外部電極は前記第１の側面から前記第１及び第２の主面のいずれか１つの面に伸びて形成される、請求項１から７のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１及び第２の外部電極は前記第１の側面から前記第１及び第２の主面に伸びて形成される、請求項１から７のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１及び第２の外部電極は前記第１の側面から前記第１及び第２の主面のいずれか１つの面と第２の側面に伸びて形成される、請求項１から７のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１及び第２の外部電極は前記第１の側面から前記第１及び第２の主面と第２の側面に伸びて形成される、請求項１から７のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１及び第２の外部電極は前記第１及び第２の端面から所定間隔離隔して形成される、請求項１から１１のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１の外部電極は前記第１の側面から前記第１の主面に伸びて形成され、前記第２の外部電極は前記第２の側面から前記第１の主面に伸びて形成される、請求項１から７のいずれか１項に記載の積層セラミックキャパシタ。
- 前記絶縁層は前記第１及び第２の側面上に形成された第１及び第２の外部電極と前記セラミック本体の第１及び第２の側面を覆うように形成される、請求項１から１３のいずれか１項に記載の積層セラミックキャパシタ。
- 前記絶縁層は前記第１及び第２の側面上に形成された第１及び第２の外部電極と前記セラミック本体の第１及び第２の側面及び第１及び第２の端面を覆うように形成される、請求項１から１４のいずれか１項に記載の積層セラミックキャパシタ。
- 前記絶縁層は前記第１及び第２の側面上に形成された第１及び第２の外部電極のうち実装面から所定の高さまでに該当する領域を覆うように形成される、請求項１から１３のいずれか１項に記載の積層セラミックキャパシタ。
- 前記絶縁層は前記セラミック本体の実装面から所定間隔離隔して形成される、請求項１から１３のいずれか１項に記載の積層セラミックキャパシタ。
- 前記絶縁層は有機樹脂、セラミック、無機フィラー、ガラス又はこれらの混合物を含む、請求項１から１７のいずれか１項に記載の積層セラミックキャパシタ。
- 前記上部カバー層又は下部カバー層は前記セラミック本体の上下部を識別できる識別部を含む、請求項１から１８のいずれか１項に記載の積層セラミックキャパシタ。
- 前記識別部はＮｉ、Ｍｎ、Ｃｒ及びＶのうちから選択された１つ以上の金属が添加された誘電体層を含む、請求項１９に記載の積層セラミックキャパシタ。
- 前記識別部はレーザーマーキングの跡である、請求項１９に記載の積層セラミックキャパシタ。
- 前記第１及び第２の内部電極は前記セラミック本体の実装面に対して水平に配置される、請求項１から２１のいずれか１項に記載の積層セラミックキャパシタ。
- 前記誘電体層の平均厚さをｔｄとしたとき、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１から２２のいずれか１項に記載の積層セラミックキャパシタ。
- 前記第１及び第２の内部電極の厚さは１．５μｍ以下である、請求項１から２３のいずれか１項に記載の積層セラミックキャパシタ。
- 上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、
を含み、
前記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に対向する第１及び第２の主面、長さ方向に対向する第１及び第２の端面、及び幅方向に対向する第１及び第２の側面を有するセラミック本体と、前記セラミック本体の内部に配置され、前記第１及び第２の側面の少なくとも１つ以上の側面に露出する第１のリード部を有する第１の内部電極、及び前記誘電体層を介して前記第１の内部電極と対向して配置され、前記第１及び第２の側面の少なくとも１つ以上の側面に露出する第２のリード部を有する第２の内部電極を含んで容量が形成される活性層と、前記活性層の厚さ方向の上部に形成された上部カバー層と、前記活性層の厚さ方向の下部に形成され、前記上部カバー層より厚い厚さを有する下部カバー層と、前記第１の内部電極と連結され、前記第１のリード部が露出した側面から前記第１及び第２の主面の少なくとも１つの面に伸びて形成される第１の外部電極と、前記第２の内部電極と連結され、前記第２のリード部が露出した側面から前記第１及び第２の主面の少なくとも１つの面に伸びて形成される第２の外部電極と、前記第１及び第２の側面上に形成された第１及び第２の外部電極を覆うように形成された絶縁層と、を含み、前記セラミック本体の全厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全厚さの１／２をＣと定義すると、前記活性層の中心部が前記セラミック本体の中心部から外れた比（Ｂ＋Ｃ）／Ａは１．０５≦（Ｂ＋Ｃ）／Ａ≦１．７５の範囲を満たす、積層セラミックキャパシタの実装基板。 - 前記上部カバー層の厚さをＤと定義すると、前記上部カバー層の厚さと前記下部カバー層の厚さとの比Ｄ／Ｂは０．０２≦Ｄ／Ｂ≦０．４２の範囲を満たす、請求項２５に記載の積層セラミックキャパシタの実装基板。
- 前記セラミック本体の厚さの１／２に対する前記下部カバー層の厚さの比Ｂ／Ａは０．３３≦Ｂ／Ａ≦１．５２の範囲を満たす、請求項２５または２６に記載の積層セラミックキャパシタの実装基板。
- 前記下部カバー層の厚さに対する前記活性層の厚さの１／２の比Ｃ／Ｂは０．１５≦Ｃ／Ｂ≦２．４６の範囲を満たす、請求項２５から２７のいずれか１項に記載の積層セラミックキャパシタの実装基板。
- 前記上部カバー層の厚さをＤと定義すると、前記上部カバー層の厚さと前記下部カバー層の厚さとの比Ｄ／Ｂは０．０２≦Ｄ／Ｂ≦０．４２の範囲を満たす、請求項１から２４のいずれか１項に記載の積層セラミックキャパシタ。
- 前記セラミック本体の厚さの１／２に対する前記下部カバー層の厚さの比Ｂ／Ａは０．３３≦Ｂ／Ａ≦１．５２の範囲を満たす、請求項１から２４及び２９のいずれか１項に記載の積層セラミックキャパシタ。
- 前記下部カバー層の厚さに対する前記活性層の厚さの１／２の比Ｃ／Ｂは０．１５≦Ｃ／Ｂ≦２．４６の範囲を満たす、請求項１から２４、２９及び３０のいずれか１項に記載の積層セラミックキャパシタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130094259A KR102122932B1 (ko) | 2013-08-08 | 2013-08-08 | 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 |
| KR10-2013-0094259 | 2013-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015035571A JP2015035571A (ja) | 2015-02-19 |
| JP6180898B2 true JP6180898B2 (ja) | 2017-08-16 |
Family
ID=52447635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013238949A Active JP6180898B2 (ja) | 2013-08-08 | 2013-11-19 | 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9384893B2 (ja) |
| JP (1) | JP6180898B2 (ja) |
| KR (1) | KR102122932B1 (ja) |
| CN (1) | CN104347268B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101499717B1 (ko) * | 2013-05-21 | 2015-03-06 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 |
| CN105900195B (zh) * | 2014-01-17 | 2018-10-26 | 京瓷株式会社 | 层叠型电子部件及其安装构造体 |
| JP6540069B2 (ja) * | 2015-02-12 | 2019-07-10 | Tdk株式会社 | 積層貫通コンデンサ |
| KR102149786B1 (ko) * | 2015-03-05 | 2020-08-31 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
| KR102184563B1 (ko) | 2015-08-13 | 2020-12-01 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 제조 방법 |
| JP6406191B2 (ja) * | 2015-09-15 | 2018-10-17 | Tdk株式会社 | 積層電子部品 |
| JP2017220523A (ja) * | 2016-06-06 | 2017-12-14 | 株式会社村田製作所 | 積層セラミック電子部品 |
| KR102505445B1 (ko) * | 2016-07-04 | 2023-03-03 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조방법 |
| KR102613871B1 (ko) * | 2016-11-23 | 2023-12-15 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| WO2018212119A1 (ja) * | 2017-05-15 | 2018-11-22 | 株式会社村田製作所 | 積層型電子部品および積層型電子部品の製造方法 |
| KR20190059008A (ko) * | 2017-11-22 | 2019-05-30 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR102514239B1 (ko) * | 2018-04-24 | 2023-03-27 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| JP2020149996A (ja) * | 2019-03-11 | 2020-09-17 | 太陽誘電株式会社 | 積層セラミック電子部品及びその製造方法 |
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| KR20220041508A (ko) * | 2020-09-25 | 2022-04-01 | 삼성전기주식회사 | 코일 부품 |
| KR102524878B1 (ko) * | 2021-11-18 | 2023-04-24 | 주식회사 아모텍 | 세라믹 커패시터 제조방법 |
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| JP5343997B2 (ja) * | 2011-04-22 | 2013-11-13 | Ｔｄｋ株式会社 | 積層コンデンサの実装構造 |
| JP5375877B2 (ja) * | 2011-05-25 | 2013-12-25 | Ｔｄｋ株式会社 | 積層コンデンサ及び積層コンデンサの製造方法 |
| JP5770539B2 (ja) * | 2011-06-09 | 2015-08-26 | Tdk株式会社 | 電子部品及び電子部品の製造方法 |
| KR101548774B1 (ko) * | 2011-08-26 | 2015-08-31 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR101558023B1 (ko) * | 2011-08-26 | 2015-10-07 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR101412784B1 (ko) * | 2011-08-31 | 2014-06-27 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| JP2013058558A (ja) * | 2011-09-07 | 2013-03-28 | Tdk Corp | 電子部品 |
| JP5678919B2 (ja) * | 2012-05-02 | 2015-03-04 | 株式会社村田製作所 | 電子部品 |
-
2013
- 2013-08-08 KR KR1020130094259A patent/KR102122932B1/ko active IP Right Grant
- 2013-11-19 JP JP2013238949A patent/JP6180898B2/ja active Active
- 2013-11-21 US US14/086,091 patent/US9384893B2/en active Active
- 2013-12-09 CN CN201310661266.6A patent/CN104347268B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104347268A (zh) | 2015-02-11 |
| US9384893B2 (en) | 2016-07-05 |
| KR20150017966A (ko) | 2015-02-23 |
| KR102122932B1 (ko) | 2020-06-15 |
| CN104347268B (zh) | 2018-04-10 |
| US20150041193A1 (en) | 2015-02-12 |
| JP2015035571A (ja) | 2015-02-19 |
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