KR102184563B1 - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예를 따르는 적층 세라믹 전자 부품은, 적층되어 배치된 유전체층, 상기 유전체층을 사이에 두고 배치된 제1 내부 전극 및 제2 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디 상에 배치되고 상기 제1 내부 전극 및 제2 내부 전극과 각각 연결된 제1 및 제2 외부 전극을 포함하고, 상기 유전체층은 주름진 형상이다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND MANUFACTURING METHOD OF THE SAME}
본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 적층 세라믹 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 요구된다.
한국 특허공개공보 제 2015-0017966호
본 발명의 목적은 소형화 및 고용량화가 가능한 적층 세라믹 전자 부품 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품은, 적층되어 배치된 유전체층, 상기 유전체층을 사이에 두고 배치된 제1 내부 전극 및 제2 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디 상에 배치되고 상기 제1 내부 전극 및 제2 내부 전극과 각각 연결된 제1 및 제2 외부 전극을 포함하고, 상기 유전체층은 주름진 형상이다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 제조 방법은, 세라믹 그린 시트를 준비하는 단계, 세라믹 그린 시트에 내부전극 패턴을 형성하는 단계, 상기 내부 전극 패턴이 형성된 세라믹 그린 시트를 적층하여 세라믹 적층체를 형성하는 단계, 상기 세라믹 적층체를 소성하여 세라믹 바디를 형성하는 단계 및 상기 내부전극과 전기적으로 연결되도록 외부 전극을 형성하는 단계를 포함하고, 상기 세라믹 바디를 형성하는 단계 전에 상기 세라믹 그린 시트에 주름을 형성하는 단계를 포함한다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품 및 그 제조 방법은 소형화 및 고용량화를 할 수 있다.
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 2는 도 1을 AA'를 따라 절단한 것이다.
도 3은 도 1을 BB'를 따라 절단한 것이다.
도 4는 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 5는 도 4를 CC'를 따라 절단한 것이다.
도 6은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 7은 도 6을 DD'를 따라 절단한 것이다.
도 8은 도 6을 EE'를 따라 절단한 것이다.
도 9 내지 도 13은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 제조 방법을 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다. 또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
적층 세라믹 전자 부품
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 사시도, 도 2는 도 1을 AA'를 따라 절단한 것, 도 3은 도 1을 BB'를 따라 절단한 것이다. 도 4는 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(200)의 사시도, 도 5는 도 4를 CC'를 따라 절단한 것이다.
도 1 내지 도 5를 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 적층되어 배치된 유전체층(140, 240), 상기 유전체층(140, 240)을 사이에 두고 배치된 제1 내부 전극(121, 221) 및 제2 내부전극을 포함하는 세라믹 바디(110, 210), 상기 세라믹 바디(110, 210) 상에 배치되고 상기 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222)과 각각 연결된 제1 외부 전극(131, 231) 및 제2 외부 전극(132, 232)을 포함하고, 상기 유전체층(140, 240)은 주름진 형상이다.
적층 세라믹 커패시터와 같은 적층 세라믹 전자 부품에서 세라믹 본체 내부에 배치된 제1 내부 전극 및 제2 내부 전극이 서로 중첩하는 면적이 넓을수록 상기 세라믹 전자 부품의 용량이 커질 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 유전체층(140, 240)이 주름진 형상을 갖고, 상기 유전체층(140, 240) 상에 배치된 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222) 또한 상기 유전체층(140, 240)의 형상에 따라 주름진 형상을 갖게 된다.
따라서, 상기 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222)이 서로 중첩하는 면적이 증가하게 된다.
이와 같이 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222)이 서로 중첩하는 면적이 증가함에 따라, 적층 세라믹 전자 부품(100)의 크기를 동일하게 유지하면서 그 용량을 증가시킬 수 있다. 또한, 적층 세라믹 전자 부품(100, 200)의 용량을 동일하게 유지하면서 그 크기를 줄일 수 있다.
상기 유전체층(140, 240)의 주름 형상은, 상기 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222)이 서로 중첩하는 면적을 증가시키기 위한 것이다.
따라서, 상기 주름 형상은 상기 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222)이 서로 중첩하는 면적을 증가시킬 수 있는 범위에서 다양하게 변형될 수 있다.
예를 들면, 상기 유전체층(140, 240)의 주름진 형상은 골(b) 및 마루(a)가 뾰족한 지그재그(zig-zag) 형상일 수 있고 (도 3 참조), 골(b) 및 마루(a)가 둥근 파동(wave) 형상일 수 있다 (도 5 참조).
도 3 및 도 5를 참조하면, 상기 유전체층(140, 240)의 주름진 형상은 골(b) 및 마루(a)를 포함할 수 있다. 이 때, 마루(a) 및 상기 마루(a)에 근접하여 위치한 골(b) 사이의 각도(c)는 180도 미만일 수 있다.
도 5와 같이, 주름이 물결 무늬 등으로 나타나는 경우, 마루와 상기 마루에 근접한 골 사이에 위치한 변곡점에 접선이 만나는 각도를 c라고 할 수 있다.
하나의 유전체층(140, 240)에서 마루(a)의 개수는 3개 이상이 바람직하며, 골 사이의 각도(c)는 180도 미만이며 바람직하게는 135도 이하의 값을 가지는 것이 효과적이다.
골(b) 사이의 각도(c)가 135도를 초과하거나, 마루(a) 및 상기 마루(a)에 근접하여 위치한 골(b)의 개수가 3개 미만인 경우, 제1 내부 전극(121, 221) 및 제2 내부 전극(122, 222)이 서로 중첩하는 면적을 증가하는 효과가 미비하여 적층 세라믹 전자 부품(100)의 용량 증가 효과가 작다.
따라서, 골 사이의 각도(c)가 바람직하게는 135도 이하이고 하나의 유전체층(140, 240)에서 상기 마루(a)의 개수를 3개 이상으로 함으로써 적층 세라믹 전자 부품(100, 200)의 용량 증가를 보다 효과적으로 얻을 수 있다 (표 1의 실시 예 참조).
이하, 도 1 내지 도 7을 참조하여, 유전체층의 주름 형상에 대하여 보다 구체적으로 살펴본다.
도 6은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(300)의 사시도, 도 7은 도 6을 DD'를 따라 절단한 것, 도 8은 도 6을 EE'를 따라 절단한 것이다.
도 1 내지 도 3에서, 유전체층(140)이 적층된 방향을 제1 방향(T)으로 정의하면, 유전체층(140)의 주름진 형상은 상기 제1 방향(T)에 대하여 직각을 이루는 제2 방향(W)으로 연속적으로 골(b) 및 마루(a)가 배치될 수 있다.
도 1 내지 도 3은 본 발명의 일 실시 예를 나타낸 것이므로, 상기 제2 방향은 폭 방향(W) 외에 길이 방향(L)일 수 있으며, 또한, 폭 방향(W) 및 길이 방향(L) 이외의 방향일 수 있으며, 본 발명이 도 1 내지 도 3에 제한되는 것은 아니다.
또한, 도 5 내지 도 7을 참조하면, 유체층의 주름진 형상은 상기 제1 방향(T)에 대하여 직각을 이루는 제2 방향(W)으로 연속적으로 골(b) 및 마루(a)가 배치될 수 있으며, 동시에 상기 제1 방향(T)과 직각을 이루고 상기 제2 방향(W)과 다른 방향인 제3 방향(L)으로 연속적으로 골(b) 및 마루(a)가 배치될 수 있다.
상기 제2 방향 및 제3 방향은 도 6 및 도 7에 제한되지 않는다. 따라서, 상기 제2 방향 및 제3 방향은 폭 방향(W) 및 길이 방향(L)일 수 있으며, 또한, 폭 방향(W) 및 길이 방향(L) 이외의 방향일 수 있다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 각 구성에 대하여 설명한다.
도 1에 도시된 세라믹 바디(110)는 복수의 유전체층(140)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(140)은 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 세라믹 바디(110)는 육면체 형상을 가질 수 있다.
도 2를 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은 유전체층(140)과 유전체층(140)의 상면에 배치된 제1 내부 전극(121) 및 제2 내부 전극(122)이 적층될 수 있다. 제1 내부 전극(121) 및 제2 내부 전극(122)은 유전체층(140)을 사이에 두고 교대로 배치되고, 유전체층(140)의 일 변으로 노출되도록 배치될 수 있다. 적층되는 유전체층(140) 및 제1 내부 전극(121) 및 제2 내부 전극(122)은 다양하게 변경될 수 있으며 도 2의 실시 예에 한정되는 것은 아니다.
유전체층(140)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(140)에는 상기 세라믹 분말과 함께, 필요 시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 내부 전극(121) 및 제2 내부 전극(122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(140)에 의해 서로 이격되도록 형성될 수 있다.
제1 내부 전극(121) 및 제2 내부 전극(122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 외부 전극(131) 및 제2 외부 전극(132)은 길이 방향 양 측면을 통해 노출된 제1 내부 전극(121) 및 제2 내부 전극(122)를 덮어 각각 전기적으로 접속되도록 세라믹 바디(110)의 길이 방향 양 측면에 각각 형성될 수 있다.
이러한 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 외부 전극(131) 및 제2 외부 전극(132) 상에는 필요 시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 외부 전극(131) 및 제2 외부 전극(132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 전자 부품(100)을 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
아래 표 1은 적층 세라믹 전자 부품에서 주름의 개수 및 마루 및 골이 이루는 각도에 따른 용량 변화를 측정한 것이다.
아래 표 1에서 사용된 적층 세라믹 전자 부품을 제조한 방법은 다음과 같다. 원료분말을 지르코니아 볼을 혼합 및 분산 메디아로 사용하고 에탄올, 톨루엔, 분산제 및 바인더를 혼합 후 15 시간 동안 볼밀링하여 슬러리를 형성하였다. 상기 슬러리 이용하여 2μm 이하의 두께를 갖는 세라믹 그린 시트를 형성하였다.
상기 세라믹 그린 시트에 도전성 페이스트로 내부 전극 패턴을 형성한 후, 주름 형상을 갖도록 도출부가 형성된 가압판으로 가압하여 주름 형상을 생성하였다.
유전체층을 20층으로 적층하여 세라믹 적층체를 형성한 후, 1200℃에서 2시간 동안 소성한 후, 1000℃에서 3시간 동안 열처리하였다. 정전용량 및 유전손실은 엘.씨.알 미터(LCR meter)를 이용하여 1 kHz, 1 V 조건에서 측정하였다.
마루 개수
(개)		 마루-골 각도
(도)		 용량
(μF)		 용량증가량
(%)		 판정
(용량 증가량이 10%이상일 경우 O)
비교 예1 0 180 0.42 - X
비교 예2 2 160 0.41 -2% X
비교 예3 3 160 0.43 2% X
비교 예4 20 150 0.44 5% X
실시 예1 3 125 0.47 12% O
실시 예2 9 130 0.48 14% O
실시 예3 26 114 0.52 24% O
실시 예4 31 135 0.47 12% O
표 1을 참조하면, 마루의 개수가 3개 미만이거나 전혀 없는 비교 예 1 및 비교 예 2는 용량 증가량이 마이너스(-)이거나 10% 미만으로 충분하지 않았다. 또한, 마루의 개수가 3개 이상이지만 마루-골 각도가 135를 초과하는 비교 예 3 및 4의 경우에도 용량 증가량이 10% 미만으로 충분하지 않았다.
그러나, 마루-골 각도(c)가 135도 이하이고, 마루의 개수가 3개 이상인 실시 예 1 내지 4의 경우 비교 예 1 내지 4 에 비하여 충분히 높은 용량이 나타났고, 특히 주름을 포함하지 않는 비교 예1 에 대하여 용량이 1.1 배 이상 증가함을 확인할 수 있다.
적층 세라믹 전자 부품의 제조 방법
도 9 내지 도 13은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 제조 방법을 도시한 것이다.
도 9 내지 도 13을 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 제조 방법은, 세라믹 그린 시트(140a)를 준비하는 단계, 세라믹 그린 시트(140a)에 내부 전극 패턴(120a)을 형성하는 단계, 상기 내부 전극 패턴(120a)이 형성된 세라믹 그린 시트(140a)를 적층하여 세라믹 적층체(110a)를 형성하는 단계, 상기 세라믹 적층체(110a)를 소성하여 세라믹 바디(110)를 형성하는 단계 및 상기 내부전극과 전기적으로 연결되도록 외부 전극(131, 132)을 형성하는 단계를 포함하고, 상기 세라믹 바디(110)를 형성하는 단계 전에 상기 세라믹 그린 시트(140a)에 주름을 형성하는 단계를 포함한다.
도 9 및 도 10은 세라믹 그린 시트(140a)를 준비하는 단계, 세라믹 그린 시트(140a)에 내부 전극 패턴(120a)을 형성하는 단계 및 상기 세라믹 그린 시트(140a)에 주름을 형성하는 단계를 도시한 것으로, 각기 다른 실시 예를 도시하고 있다. 즉, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 제조 방법은, 도 9 및 도 11 내지 도 13을 따르는 방법과, 도 10 및 도 11 내지 도 13을 따르는 방법일 수 있다.
도 9를 참조하면, 상기 세라믹 그린 시트(140a)에 주름을 형성하는 단계는, 상기 세라믹 그린 시트(140a)에 내부 전극 패턴(120a)을 형성하는 단계 이후에 실시할 수 있다.
이 경우, 상기 세라믹 그린 시트에 주름을 형성하는 단계는, 제1 세라믹 그린 시트상에 제1 내부 전극 패턴을 형성한 후 가압판으로 압착하여 상기 제1 세라믹 그린 시트에 주름을 형성하는 단계, 제1 세라믹 그린 시트 상에 제2 세라믹 그린 시트를 적층하고 제2 내부 전극 패턴을 형성한 후 가압판으로 압착하여 상기 제2 세라믹 그린 시트에 주름을 형성하는 단계, 제2 세라믹 그린 시트 상에 제3 세라믹 그린 시트를 적층하고 제3 내부 전극 패턴을 형성한 후 가압판으로 압착하여 상기 제3 세라믹 그린 시트에 주름을 형성하는 단계를 반복하여 이루어질 수 있다.
도 10을 참조하면, 상기 세라믹 그린 시트(140a)에 주름을 형성하는 단계는, 세라믹 그린 시트(140a)에 내부 전극 패턴(120a)을 형성하는 단계 이전에 실시할 수 있다.
이 경우, 주름이 형성된 세라믹 그린 시트(140a) 상에 도전성 페이스트로 내부 전극 패턴(120a)을 형성하게 되며, 상기 내부 전극 패턴(120a)은 상기 세라믹 그린 시트(140a)의 주름 형상 상에 배치되어 주름 형상을 갖게 된다.
내부 전극 패턴(120a) 형성 전에 가압판으로 압착하는 공정을 진행하므로, 내부 전극 패턴(120a)의 박리 등을 방지할 수 있다.
세라믹 그린 시트(140a)에 주름을 형성하는 방법은 특별히 제한되지 않는 다. 일 예로, 주름이 형성된 가압판으로 상기 세라믹 그린 시트(140a)를 가압하여 상기 세라믹 그린 시트(140a) 상에 주름을 형성할 수 있다.
가압판을 사용하는 경우, 상기 가압판에 형성된 주름 형상이 그대로 세라믹 그린 시트(140a) 또는 내부 전극 패턴(120a)에 전사되므로 공정이 용이하고 주름 형상 제어가 용이한 장점이 있다.
상기 세라믹 그린시트의 주름은 골 및 마루를 포함하며, 하나의 세라믹 그린시트 상에서 상기 마루의 개수는 3개 이상일 수 있고, 상기 골 및 마루가 이루는 각은 180도 미만일 수 있다.
도 11은 내부 전극 패턴(120a)이 형성된 세라믹 그린 시트(140a)를 적층하여 세라믹 적층체(110a)를 형성하는 단계를 도시한 것이고, 도 12는 상기 세라믹 적층체(110a)를 소성하여 세라믹 바디(110)를 형성하는 단계이며, 도 13은 상기 내부 전극과 전기적으로 연결되도록 외부 전극을 형성하는 단계를 도시한 것이다.
세라믹 그린 시트(140a) 상에 형성된 주름, 세라믹 바디(110), 유전체층(140), 내부 전극 및 외부 전극에 대한 구체적인 설명은, 앞서 적층 세라믹 전자 부품(100)에서 설명한 것과 중복되므로 생략한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 300: 적층 세라믹 전자 부품
110, 210, 310: 세라믹 바디
121, 221, 321: 제1 내부 전극
122, 222, 322: 제2 내부 전극
131, 231, 331: 제1 외부 전극
132, 232, 332: 제2 외부 전극
140, 240, 340: 유전체층
120a: 내부 전극 패턴
140a: 세라믹 그린 시트
110a: 세라믹 적층체
a: 마루
b: 골
c: 골 및 마루가 이루는 각도

Claims (10)

  1. 적층되어 배치된 유전체층, 상기 유전체층을 사이에 두고 배치된 제1 내부 전극 및 제2 내부전극을 포함하는 세라믹 바디; 및
    상기 세라믹 바디 상에 배치되고 상기 제1 내부 전극 및 제2 내부 전극과 각각 연결된 제1 및 제2 외부 전극; 을 포함하고,
    상기 유전체층은 주름진 형상이고, 상기 유전체층의 주름진 형상은 골 및 마루를 포함하고, 상기 세라믹 바디의 폭 방향으로 연속적으로 골 및 마루가 배치되는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    하나의 유전체층에서 상기 마루의 개수는 3개 이상이고, 상기 골 및 마루가 이루는 각은 180도 미만인 적층 세라믹 전자 부품.
  3. 삭제
  4. 제1항에 있어서,
    상기 세라믹 바디의 길이 방향으로 연속적으로 골 및 마루가 배치된 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 제1 내부 전극 및 제2 내부 전극은 주름진 형상인 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 유전체층의 주름진 형상은 골 및 마루가 뾰족한 지그재그(zig-zag) 형상이거나 둥근 형상인 적층 세라믹 전자 부품.
  7. 세라믹 그린 시트를 준비하는 단계;
    세라믹 그린 시트에 내부전극 패턴을 형성하는 단계;
    상기 내부 전극 패턴이 형성된 세라믹 그린 시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 세라믹 적층체를 소성하여 세라믹 바디를 형성하는 단계; 및
    상기 내부전극과 전기적으로 연결되도록 외부 전극을 형성하는 단계;를 포함하고,
    상기 세라믹 바디를 형성하는 단계 전에 상기 세라믹 그린 시트에 주름을 형성하는 단계;를 포함하고,
    상기 세라믹 그린 시트의 주름은 골 및 마루를 포함하고, 상기 세라믹 바디의 폭 방향으로 연속적으로 골 및 마루가 배치되는 적층 세라믹 전자 부품의 제조 방법.
  8. 제7항에 있어서,
    하나의 세라믹 그린 시트 상에서 상기 마루의 개수는 3개 이상이고, 상기 골 및 마루가 이루는 각은 180도 미만인 적층 세라믹 전자 부품의 제조 방법.
  9. 제7항에 있어서,
    상기 세라믹 그린 시트에 주름을 형성하는 단계는, 세라믹 그린 시트에 내부전극 패턴을 형성하는 단계 이전에 실시하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제7항에 있어서,
    상기 세라믹 그린 시트에 주름을 형성하는 단계는, 세라믹 그린 시트에 내부전극 패턴을 형성하는 단계 이후에 실시하는 적층 세라믹 전자 부품의 제조 방법.
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