JP2013187537A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】本発明は、積層セラミック電子部品及びその製造方法に関する。
【解決手段】本発明は、複数の誘電体層が積層されたセラミック素体と；上記セラミック素体の両側面から離隔されるように上記それぞれの誘電体層の一面に形成された第１及び第２の容量部と、上記第１及び第２の容量部の両側面から上記セラミック素体の両側面から露出されるように伸びて形成され上記誘電体層の長さ方向に沿って互いに離隔されるように配置された第１及び第２の引出部と、をそれぞれ含む第１及び第２の内部電極と；上記セラミック素体の両端部及びコーナー部を囲むように形成されたシーリング部と；上記シーリング部を囲み且つ上記第１及び第２の引出部とそれぞれ電気的に連結されるように上記セラミック素体の両端部に形成された第１及び第２の外部電極と；を含む積層セラミック電子部品を提供する。
【選択図】図３

Description

本発明は、積層セラミック電子部品及びその製造方法に関する。

セラミック材料を用いる電子部品としては、キャパシタ、インダクター、圧電素子、バリスター及びサーミスター等がある。

上記セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され実装が容易であるという長所を有する。

上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）又はプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の映像機器、コンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話等の様々な電子製品の回路基板に取り付けられて、電気を充電又は放電させる重要な役割をするチップ型のコンデンサーである。

最近、映像機器の大型化又はコンピューターの中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の速度上昇等によって電子機器の発熱が深化している。

よって、上記積層セラミックキャパシタは、電子機器に設けられた集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の安定的な動作のために高温でも安定した容量と信頼性の確保が求められている。

上記積層セラミックキャパシタは、用いられる用途及び容量に応じて多様なサイズと積層形態を有する。

特に、最近の電子製品の小型軽量化及び多機能化の傾向に適うように、上記電子製品に用いられる積層セラミックキャパシタの超小型化、超高容量化及び昇圧化も求められている。

よって、製品の超小型化のために誘電体層及び内部電極層の厚さを薄くし、超高容量化のためにできる限り多い数の誘電体層を積層した積層セラミックキャパシタが製造されている。

上記積層セラミックキャパシタでは、セラミック積層体の両端部に伝導性物質を塗布して外部電極を形成する。

この際、上記外部電極は、積層体のコーナー部に形成された厚さが積層体の中央部に形成された厚さに比べて薄く形成される。

これにより、上記コーナー部からメッキ液や水分等の伝導性異物が浸透して絶縁抵抗劣化及び信頼性低下等の問題をもたらすことがある。

特に、このような現象は、カバーの厚さとマージンの幅の狭い超高容量の積層セラミックキャパシタにおいてより深化する。これは、製品の容量を増やすために互いに交差する内部電極の面積を最大化する必要があるためである。

特許文献１は、積層体の両端部を囲むように形成されたシーリング部を開示していない。

韓国特許第１０−２００７−０００２６５４号公報

当技術分野では、積層セラミック電子部品のコーナー部から異物が浸透することを最小化して信頼性を高くし限定された体積内で容量を最大化させることができる新たな方案が求められてきている。

本発明の一側面は、複数の誘電体層が積層されたセラミック素体と；上記セラミック素体の両側面から離隔されるように上記それぞれの誘電体層の一面に形成された第１及び第２の容量部と、上記第１及び第２の容量部の両側面から上記セラミック素体の両側面から露出されるように伸びて形成され上記誘電体層の長さ方向に沿って互いに離隔されるように配置された第１及び第２の引出部と、をそれぞれ含む第１及び第２の内部電極と；上記セラミック素体の両端部及びコーナー部を囲むように形成されたシーリング部と；上記シーリング部を囲み且つ上記第１及び第２の引出部とそれぞれ電気的に連結されるように上記セラミック素体の両端部に形成された第１及び第２の外部電極と、を含む積層セラミック電子部品を提供する。

本発明の一実施例において、上記セラミック素体の幅に対する上記第１及び第２の引出部の露出された長さの比は６０から７５％であることができる。

本発明の一実施例において、上記第１及び第２の容量部は、少なくとも一端部が上記誘電体層の一端部に接するように形成されることができる。

本発明の一実施例において、上記誘電体層は、コーナー部に上記第１及び第２の内部電極が形成されていないマージン部が備えられることができる。

本発明の一実施例において、上記第１及び第２の内部電極は、上記セラミック素体の上下方向に沿って交互に形成されることができる。

本発明の一実施例において、上記第１及び第２の外部電極は、上記セラミック素体の一側面を覆う部分の長さが上記第１及び第２の引出部の長さより長く形成されることができる。

本発明の一実施例において、上記セラミック素体の上下部にそれぞれ形成されたカバー層をさらに含むことができる。

本発明の他の側面は、第１のセラミックシートの一面に上記第１のセラミックシートの両側面から離隔されるように第１の容量部を形成し上記第１の容量部の一側面から伸びて上記第１のセラミックシートの一側面と連結されるように第１の引出部を形成して第１の内部電極膜を形成する段階と、第２のセラミックシートの一面に上記第２のセラミックシートの両側面から離隔されるように第２の容量部を形成し上記第２の容量部の一側面から伸びて上記第２のセラミックシートの一側面と連結されるように第２の引出部を形成し上記第２の引出部を上記第１の引出部とずれる位置に配置して第２の内部電極膜を形成する段階と、上記第１及び第２の内部電極膜が形成された上記第１及び第２のセラミックシートを交互に積層して積層体を形成する段階と、上記積層体を焼成する段階と、上記積層体の両端部及びコーナー部を囲むようにシーリング膜を形成する段階と、上記シーリング膜を囲み且つ上記セラミック素体の両側面から露出された上記第１及び第２の引出部とそれぞれ電気的に連結されるように上記積層体の両端部に第１及び第２の外部電極膜を形成する段階と、を含む積層セラミック電子部品の製造方法を提供する。

本発明の一実施例において、上記セラミック素体の幅に対する上記第１及び第２の引出部の露出された長さの比は６０から７５％であることができる。

本発明の一実施例において、上記積層体を形成する段階の後に、上記積層体の上下部にカバー層を形成する段階をさらに含むことができる。

本発明の一実施例において、上記第１及び第２の内部電極膜を形成する段階は、上記第１及び第２の容量部の少なくとも一端部が上記第１及び第２のセラミックシートの一端部まで伸びるようにすることができる。

本発明の一実施例において、上記第１及び第２の内部電極膜を形成する段階は、上記第１及び第２のセラミックシートのコーナー部にマージン部が備えられるようにすることができる。

本発明の一実施例において、上記積層体を形成する段階は、上記第１及び第２の内部電極膜が上記セラミック素体の上下方向に沿って交互に形成されるようにすることができる。

本発明の一実施例によると、セラミック素体の両端部及びコーナー部を囲むようにシーリング部を形成することにより、積層セラミック電子部品のコーナー部から湿気、イオン及び伝導性異物等が浸透することを最小化して信頼性を高くし、且つ内部電極をできる限り大きく製作することができるため、限定された体積内で製品の容量を最大化させることができる効果がある。

本発明の一実施例による積層セラミックキャパシタの概略的な構造を示す斜視図である。 図１のＡ−Ａ'線に沿う断面図である。 図１の積層セラミックキャパシタの誘電体層、第１及び第２の内部電極及びカバー層の積層構造を示す分解斜視図である。 図１のＢ−Ｂ'線に沿う断面図である。 図４に示された誘電体層及び第１及び第２の内部電極を示す平面図である。 図４に示された第１及び第２の内部電極の他の形態を示す平面図である。 図３の結合斜視図である。 本発明の他の実施例による積層セラミックキャパシタのＢ−Ｂ'線に沿う断面図である。 図７に示された誘電体層及び第１及び第２の内部電極を示す平面図である。 図７に示された第１及び第２の内部電極の他の形態を示す平面図である。 図７の構造を有する積層セラミックキャパシタの誘電体層、第１及び第２の内部電極及びカバー層を示す結合斜視図である。 本発明のさらに他の実施例による積層セラミックキャパシタの誘電体層及び第１及び第２の内部電極を示す平面図である。 図１０の構造を有する積層セラミックキャパシタの誘電体層、第１及び第２の内部電極及びカバー層を示す結合斜視図である。 本発明のさらに他の実施例による積層セラミックキャパシタの誘電体層及び第１及び第２の内部電極を示す平面図である。 図１２の構造を有する積層セラミックキャパシタの誘電体層、第１及び第２の内部電極及びカバー層を示す結合斜視図である。

以下、本発明の属する技術分野における通常の知識を有する者が本発明を容易に実施することができるようにするために、添付図面を参照して本発明の好ましい実施例を下記のように詳細に説明する。

しかしながら、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。

また、本発明の実施例は、当該技術分野における平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。

したがって、図面における要素の形状及びサイズ等はより明確な説明のために誇張されることがあり、図面上の同一の符号で表示される要素は同一の要素を示す。

また、類似する機能及び作用をする部分に対しては図面全体にわたって同一の符号を用いる。

なお、明細書全体において、ある構成要素を「含む」とは、特に反対の記載がない限り他の構成要素を除くのではなく他の構成要素をさらに含むことができるということを意味する。

本発明はセラミック電子部品に関し、本発明の一実施例によるセラミック電子部品としては積層セラミックキャパシタ、インダクター、圧電体素子、バリスター（ｖａｒｉｓｔｏｒ）、チップ抵抗及びサーミスター等があり、以下ではセラミック電子製品の一例として積層セラミックキャパシタについて説明する。

なお、本実施例では、説明の便宜のために、第１及び第２の引出部が露出される面を側面、セラミック素体の第１及び第２の外部電極が形成される面を端部に設定して説明する。

図１から図６を参照すると、本発明の一実施例による積層セラミックキャパシタ１００は、複数の誘電体層１１１が積層されたセラミック素体１１０と、セラミック素体１１０内に形成された複数の第１及び第２の内部電極１３１、１３２と、セラミック素体１１０の両端部及びコーナー部を囲むように形成されたシーリング部１４０と、シーリング部１４０を外部に露出されないように囲み且つセラミック素体１１０の両側面で第１及び第２の内部電極１３１、１３２と接触してそれぞれ電気的に連結されるようにセラミック素体の両端部に形成された第１及び第２の外部電極１２１、１２２と、を含む。

セラミック素体１１０は、セラミック粉末を含む複数の誘電体層１１１を積層して形成されることができる。

この際、セラミック素体１１０を構成する複数の誘電体層１１１は焼結された状態で隣接する誘電体層１１１間の境界を確認できない程度に一体化されることができる。

また、セラミック素体１１０は、その形状に特に制限はないが、一般的に直方体状であることができ、その寸法に特に制限はないが、例えば、０．６ｍｍ×０．３ｍｍ等のサイズで構成して１．０μＦ以上の高容量を有する積層セラミックキャパシタ１００を構成することができる。

また、必要に応じて、セラミック素体１１０の上下面には、所定厚さの誘電体カバー層１１２を形成することができる。

誘電体カバー層１１２は二つ以上を上下方向に積層して必要な厚さのカバー部を構成することができる。

第１及び第２の内部電極１３１、１３２は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）等の導電性金属を含む導電性ペーストによって形成されることができる。

第１及び第２の内部電極１３１、１３２は、誘電体層１１１を形成するセラミックシート上にスクリーン印刷又はグラビア印刷等の方法を用いて上記導電性ペーストで内部電極膜を印刷して形成されることができる。

この際、第１及び第２の内部電極１３１、１３２は互いに異なる極性を有するものであり、この第１及び第２の内部電極１３１、１３２が形成された誘電体層１１１を上下方向に交互に積層した後に焼成してセラミック素体１１０を形成することができる。

したがって、セラミック素体１１０の上下方向に沿って左右両端部で第１及び第２の内部電極１３１、１３２の第１及び第２の引出部１３５、１３６が交互にセラミック素体１１０の両側面から露出される。

この際、第１及び第２の内部電極１３１、１３２の厚さは、用途に応じて決定され、例えば、セラミック素体１１０のサイズを考慮して０．２から１．０μｍの範囲内にあるように決定されることができるが、本発明の範囲がこれに限定されるものではない。

第１及び第２の外部電極１２１、１２２は、銅（Ｃｕ）、銀（Ａｇ）、銀−パラジウム（Ａｇ−Ｐｄ）及び銅−ニッケル（Ｃｕ−Ｎｉ）等の導電性金属を含む導電性ペーストによって形成されることができる。

一方、誘電体層１１１は、その縁部と第１及び第２の容量部１３３、１３４との間に、第１及び第２の内部電極１３１、１３２の導電性物質が形成されていない部分であって所定の幅を有するマージン部が形成されることができる。

上記マージン部は、セラミック素体１１０の形成後に、第１及び第２の内部電極１３１、１３２に異物が浸透することを防止し、第１及び第２の内部電極１３１、１３２を外部衝撃から保護して電気的な短絡を防止する役割等をすることができる。

このようなマージン部は、積層セラミックキャパシタ１００の超小型化及び超高容量化のために、できる限り小さく形成することが好ましい。

なお、従来の積層セラミックキャパシタにおいて、セラミック素体１１０の両端部に伝導性物質を塗布して第１及び第２の外部電極１２１、１２２を形成する際、構造的な理由により、セラミック素体１１０のコーナー部に塗布された外部電極用伝導性物質の厚さがセラミック素体１１０の中央部に塗布された厚さに比べて薄く形成されることがある。

したがって、第１及び第２の外部電極１２１、１２２の厚さの薄いセラミック素体１１０のコーナー部から伝導性異物、湿気、イオン等の不純物が浸透して積層セラミックキャパシタ１００の絶縁抵抗劣化及び信頼性低下の問題をもたらすことがある。

このような問題を防止するために、誘電体層１１１のコーナー部にマージン部を備えてセラミック素体１１０を積層することができる。しかしながら、この場合、セラミック素体１１０のコーナー部からの不純物浸透の問題は改善することができるが、第１及び第２の内部電極１３１、１３２のサイズが相対的に小さくなるため、静電容量が減少する問題が発生する可能性がある。

特に、このような問題は、カバー層の厚さとマージン部の幅の狭い超高容量の積層セラミックキャパシタにおいてより深化する。これは、製品の容量を増やすために、互いに交差する内部電極の面積を最大化する必要があるためである。

本実施例の第１及び第２の内部電極１３１、１３２は、このような問題に鑑みて案出されたものであり、セラミック素体１１０の両側面から離隔されるようにそれぞれの誘電体層１１１の一面に形成されその重なる領域によって静電容量を形成する第１及び第２の容量部１３３、１３４と、第１及び第２の容量部１３３、１３４の両側面からセラミック素体１１０の両側面から露出されるように伸びて形成された第１及び第２の引出部１３５、１３６と、を含む。

この際、第１及び第２の引出部１３５、１３６は互いに異なる極性を有するものであり、ショートの発生を防止するために上下に隣接する第１及び第２の引出部１３５、１３６の位置が互いにずれるように形成することができる。

このため、第１及び第２の引出部１３５、１３６は誘電体層１１１の一面に誘電体層１１１の長さ方向に沿って互いに離隔されるように配置されることができ、好ましくは、第１の引出部１３５は誘電体層１１１の左側端部に、第２の引出部１３６は誘電体層１１１の右側端部に隣接するように形成することができる。

図４を参照すると、シーリング部１４０は、セラミック素体１１０のコーナー部からの異物浸透効果が変わらない水準で、第１及び第２の引出部１３５、１３６と第１及び第２の外部電極１２１、１２２との接触性を高めるためにセラミック素体１１０の両側面に最小の長さで形成されることが好ましい。

また、第１及び第２の外部電極１２１、１２２は、セラミック素体１１０の一側面を覆う部分の長さａが第１及び第２の引出部１３５、１３６の長さｂより長いようにすることにより、第１及び第２の内部電極１３１、１３２が外部に露出されることを防止すると共に、第１及び第２の引出部１３５、１３６と第１及び第２の外部電極１２１、１２２との接触面積を確保することができる。

この際、第１及び第２の引出部１３５、１３６は互いに同一の長さで形成することができるが、本発明がこれに限定されるものではない。

例えば、第１の引出部１３５と第２の引出部１３６は互いに露出される部分の長さを異ならせるか又は左右非対称で形成する等、必要に応じて多様な形態に構成することができる。

一方、第１及び第２の容量部１３３、１３４はシーリング部１４０によって第１及び第２の外部電極１２１、１２２に対して絶縁状態が維持されるため、図５ａに示されるように第１及び第２の外部電極１２１、１２２と対応する方の一端部を誘電体層１１１の一端部に接するように伸ばして形成することができる。

また、他の実施例として、第１及び第２の容量部１３３'、１３４'は図５ｂに示されるように左右端部を全て誘電体層１１１の両端部に接するように伸ばして形成することができるが、本発明がこれに限定されるものではない。

したがって、以上のような構成により、本実施例の積層セラミックキャパシタ１００は、製品の信頼性を維持し且つ第１及び第２の容量部１３３、１３４のサイズをできる限り大きくして高い静電容量を確保することができる効果がある。

また、セラミック素体１１０のコーナー部に対するマージン部の幅が大きくなると、上記コーナー部に対する段差影響性が大きくなり、誘電体層１１１の圧着段階において段差部への物質の移動が減少して密度が低下してクラック（ｃｒａｃｋ）が発生する可能性があるが、本実施例の場合、上記コーナー部に対するマージン部の幅を最小化することにより、このような問題を防止することができる。

一方、下記表１は、本発明のセラミック素体の幅に対する第１及び第２の引出部の露出された長さを比率で示すものである。

＜セラミック素体の幅に対する第１及び第２の引出部の露出された長さ＞

表１を参照すると、セラミック素体１１０の幅に対する第１及び第２の引出部１３５、１３６の露出された長さの比は、概ね適正値が確保されると、接触性発生頻度が急激に減少することを確認することができる。

例えば、セラミック素体１１０の幅に対する第１及び第２の引出部１３５、１３６の露出された長さの比は、１００５サイズのチップの場合７０％、１６０８サイズのチップの場合７５％、２０１２サイズのチップの場合６５％、３２１６サイズのチップの場合６０％が最小比率であることが分かる。

したがって、一定水準の接触性発生頻度を確保するためのセラミック素体１１０の幅に対する第１及び第２の引出部１３５、１３６の露出された長さの比が６０から７５％の場合、接触性不良及びメッキ液浸透によるクラックの発生を最小化して信頼性を確保し、内部電極のオーバーラップ（ｏｖｅｒｌａｐ）面積を最大化して高い静電容量を確保すると見られる。

図７から図９は、本発明の他の実施例による積層セラミックキャパシタを示し、セラミック素体１１０のコーナー部からの不純物浸透防止効果を極大化し且つ製品の静電容量はできる限り確保するための構造を有する。

図７、図８ａ及び図９を参照すると、本実施形態の第１及び第２の内部電極は、上記の図５ａのように一端が誘電体層１１１の一端部まで伸びて形成された第１及び第２の容量部１３３、１３４と、誘電体層１１１の両側面から露出される第１及び第２の引出部１３５'、１３６'と、を含むが、誘電体層１１１の第１及び第２の外部電極１２１、１２２が形成されるコーナー部にマージン部Ｍを形成した点で差異がある。

以下、前述した一実施例と同一の特徴については重複する説明を避けるために詳細な説明を省略する。

図８ｂを参照すると、本実施形態の第１及び第２の内部電極は、上記の図５ｂのように左右両端が誘電体層１１１の両端部まで伸びて形成された第１及び第２の容量部１３３'、１３４'と、誘電体層１１１の両側面から露出される第１及び第２の引出部１３５'、１３６'と、を含むが、誘電体層１１１の第１及び第２の外部電極１２１、１２２が形成されるコーナー部にマージン部Ｍを形成した点で差異がある。

以下、前述した一実施例と同一の特徴については重複する説明を避けるために詳細な説明を省略する。

図１０から図１３は、本発明のさらに他の実施例による第１及び第２の内部電極を示すものである。

図１０及び図１１を参照すると、本実施形態の第１及び第２の内部電極は、上記の図８ｂのように一端が誘電体層１１１の両端部まで伸びて形成された第１及び第２の容量部１３３'、１３４'と、誘電体層１１１の両側面から露出される第１及び第２の引出部１３５'、１３６'と、を含み、誘電体層１１１の第１及び第２の外部電極１２１、１２２が形成されるコーナー部にマージン部Ｍを形成する。

この際、誘電体層１１１の左右側コーナー部からの不純物浸透防止効果を極大化するために誘電体層１１１の左右端部まで伸びた延長部１３７、１３８を最小の面積で形成した点で差異がある。

以下、前述した一実施例と同一の特徴については重複する説明を避けるために詳細な説明を省略する。

図１２及び図１３を参照すると、本実施形態の第１及び第２の内部電極は、第１及び第２の容量部１３３、１３４と、第１及び第２の容量部１３３、１３４の一側面に形成され誘電体層１１１の両側面から露出される第１及び第２の引出部１３５'、１３６'と、を含む。

これは、誘電体層１１１の第１及び第２の外部電極１２１、１２２が形成される両側の内部電極を省略してマージン部の面積を最大化したものである。

以下、前述した一実施例と同一の特徴については重複する説明を避けるために詳細な説明を省略する。

以下、本発明の一実施形態による積層セラミックキャパシタ１００の製造方法を説明する。

まず、複数の第１及び第２のセラミックシートを準備する。

上記第１及び第２のセラミックシートはセラミック素体１１０の誘電体層１１１を形成するためのものであり、セラミック粉末、ポリマー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード等の工法を用いて数μｍの厚さのシート（ｓｈｅｅｔ）状に製作することができる。

次に、上記第１及び第２のセラミックシートの少なくとも一面に所定の厚さ、例えば、０．２から１．０μｍの厚さで導電性ペーストを印刷して第１及び第２の内部電極膜を形成する。

上記導電性ペーストは、上記第１及び第２のセラミックシートの両側面に沿ってその内部に第１及び第２の容量部１３３、１３４が所定の幅でマージン部を有するように形成し、第１及び第２の容量部１３３、１３４の両側面から上記第１及び第２のセラミックシートの両側面と連結されるように伸びる第１及び第２の引出部１３５、１３６が形成されるように印刷することができる。

上記導電性ペーストの印刷方法としてはスクリーン印刷又はグラビア印刷等を用いることができ、上記導電性ペーストは金属粉末、セラミック粉末及びシリカ（ＳｉＯ_２）粉末等を含むことができるが、本発明がこれに限定されるものではない。

次に、上記第１及び第２のセラミックシートを複数交互に積層して積層体を構成する。

この際、上記第１及び上記第２のセラミックシートの数を調節して上記積層体の全体の厚さを調節することができる。

また、上記積層体の上下部に、必要に応じて少なくとも一つ以上の誘電体カバー層１１２をさらに積層することができる。

この誘電体カバー層１１２は、誘電体層１１１と同一の組成からなることができ、内部電極を含まないという点で差異を有する。

次に、上記積層体を一つのキャパシタに対応する領域毎に切断してチップ化した後、高温で焼成してセラミック素体１１０を完成する。

次に、セラミック素体１１０の両側面にセラミック素体１１０の両端部及びコーナー部を囲むようにシーリング膜を形成する。

次に、上記シーリング膜を囲み且つセラミック素体１１０の両側面から露出された第１及び第２の引出部１３５、１３６に接触して電気的にそれぞれ連結されるように第１及び第２の内部電極膜を形成して第１及び第２の外部電極１２１、１２２を形成する。

この際、第１及び第２の外部電極１２１、１２２の表面には、必要に応じてニッケル又はスズ等でメッキ処理を施すことができる。

本発明は、上述した実施形態及び添付図面によって限定されることなく、添付された特許請求の範囲によって限定される。

したがって、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で当技術分野における通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。

１００ 積層セラミックキャパシタ
１１０ セラミック素体
１１１ 誘電体層
１１２ 誘電体カバー層
１２１、１２２ 第１及び第２の外部電極
１３１、１３２ 第１及び第２の内部電極
１３３、１３３'、１３４、１３４' 第１及び第２の容量部
１３５、１３５'、１３６、１３６' 第１及び第２の引出部
１３７、１３８ 延長部
Ｍ マージン部

Claims (13)

1. 複数の誘電体層が積層されたセラミック素体と、
   前記セラミック素体の両側面から離隔されるように前記誘電体層のそれぞれの一面に形成された第１及び第２の容量部と、前記第１及び第２の容量部の両側面から前記セラミック素体の両側面から露出されるように伸びて形成され、前記誘電体層の長さ方向に沿って互いに離隔されるように配置された第１及び第２の引出部と、をそれぞれ含む第１及び第２の内部電極と、
   前記セラミック素体の両端部及びコーナー部を囲むように形成されたシーリング部と、
   前記シーリング部を囲み且つ前記第１及び第２の引出部とそれぞれ電気的に連結されるように前記セラミック素体の両端部に形成された第１及び第２の外部電極と、
   を含む、積層セラミック電子部品。
2. 前記セラミック素体の幅に対する前記第１及び第２の引出部の露出された長さの比は６０から７５％である、請求項１に記載の積層セラミック電子部品。
3. 前記第１及び第２の容量部は、少なくとも一端部が前記誘電体層の一端部に接するように形成される、請求項１または２に記載の積層セラミック電子部品。
4. 前記誘電体層は、コーナー部に前記第１及び第２の内部電極が形成されていないマージン部が備えられる、請求項３に記載の積層セラミック電子部品。
5. 前記第１及び第２の内部電極は、前記セラミック素体の上下方向に沿って交互に形成される、請求項１から４の何れか１項に記載の積層セラミック電子部品。
6. 前記第１及び第２の外部電極は、前記セラミック素体の一側面を覆う部分の長さが前記第１及び第２の引出部の長さより長く形成される、請求項１から５の何れか１項に記載の積層セラミック電子部品。
7. 前記セラミック素体の上下部にそれぞれ形成されたカバー層をさらに含む、請求項１から６の何れか１項に記載の積層セラミック電子部品。
8. 第１のセラミックシートの一面に前記第１のセラミックシートの両側面から離隔されるように第１の容量部を形成し、前記第１の容量部の一側面から伸びて前記第１のセラミックシートの一側面と連結されるように第１の引出部を形成して、第１の内部電極膜を形成する段階と、
   第２のセラミックシートの一面に前記第２のセラミックシートの両側面から離隔されるように第２の容量部を形成し、前記第２の容量部の一側面から伸びて前記第２のセラミックシートの一側面と連結されるように第２の引出部を形成し、前記第２の引出部を前記第１の引出部とずれる位置に配置して、第２の内部電極膜を形成する段階と、
   前記第１及び第２の内部電極膜が形成された前記第１及び第２のセラミックシートを交互に積層して積層体を形成する段階と、
   前記積層体を焼成してセラミック素体を形成する段階と、
   前記セラミック素体の両端部及びコーナー部を囲むようにシーリング膜を形成する段階と、
   前記シーリング膜を囲み且つ前記セラミック素体の両側面から露出された前記第１及び第２の引出部とそれぞれ電気的に連結されるように前記積層体の両端部に第１及び第２の外部電極膜を形成する段階と、
   を含む、積層セラミック電子部品の製造方法。
9. 前記セラミック素体の幅に対する前記第１及び第２の引出部の露出された長さの比は６０から７５％である、請求項８に記載の積層セラミック電子部品の製造方法。
10. 前記積層体を形成する段階の後に、前記積層体の上下部にカバー層を形成する段階をさらに含む、請求項８または９に記載の積層セラミック電子部品の製造方法。
11. 前記第１の内部電極膜を形成する段階、及び前記第２の内部電極膜を形成する段階は、前記第１及び第２の容量部の少なくとも一端部が前記第１及び第２のセラミックシートの一端部まで伸びるようにする、請求項８から１０の何れか１項に記載の積層セラミック電子部品の製造方法。
12. 前記第１の内部電極膜を形成する段階、及び前記第２の内部電極膜を形成する段階は、前記第１及び第２のセラミックシートのコーナー部にマージン部が備えられるようにする、請求項８から１１の何れか１項に記載の積層セラミック電子部品の製造方法。
13. 前記積層体を形成する段階は、前記第１及び第２の内部電極膜が前記セラミック素体の上下方向に沿って交互に形成されるようにする、請求項８から１２の何れか１項に記載の積層セラミック電子部品の製造方法。

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