KR20150017966A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 - Google Patents
적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 Download PDFInfo
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Abstract
본 발명의 일 실시형태는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 두께 방향 상부에 형성된 상부 커버층; 상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극; 상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극; 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
Description
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 두께 방향 상부에 형성된 상부 커버층; 상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극; 상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극; 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 제1 리드부 및 상기 제2 리드부의 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출된 영역은 서로 중첩될 수 있다.
상기 제1 리드부 및 상기 제2 리드부의 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출된 영역은 서로 중첩되지 않을 수 있다.
상기 제1 리드부 및 상기 제2 리드부의 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출된 영역의 폭은 제1 및 제2 측면에 형성된 제1 및 제2 외부전극의 폭보다 좁을 수 있다.
상기 제1 리드부 및 제2 리드부는 상기 세라믹 본체의 상기 제1 측면으로 노출될 수 있다.
상기 제1 리드부 및 제2 리드부는 상기 세라믹 본체의 상기 제1 측면 및 제2 측면으로 노출될 수 있다.
상기 제1 리드부는 상기 제1 측면으로 노출되며, 상기 제2 리드부는 상기 제2 측면으로 노출될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면과 제2 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 및 제2 단면으로부터 소정 간격 이격되어 형성될 수 있다.
상기 제1 외부전극은 상기 제1 측면으로부터 상기 제1 주면으로 연장되어 형성되며, 상기 제2 외부전극은 상기 제2 측면으로부터 상기 제1 주면으로 연장되어 형성될 수 있다.
상기 절연층은 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극과 상기 세라믹 본체의 제1 및 제2 측면을 덮도록 형성될 수 있다.
상기 절연층은 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극과 상기 세라믹 본체의 제1 및 제2 측면 및 제1 및 제2 단면을 덮도록 형성될 수 있다.
상기 절연층은 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극 중 실장면으로부터 소정 높이까지에 해당하는 영역을 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 실장면으로부터 소정 간격 이격되어 형성될 수 있다.
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
상기 상부 커버층 또는 하부 커버층은 상기 세라믹 본체의 상하부를 식별할 수 있는 식별부를 포함할 수 있다.
상기 식별부는 Ni, Mn, Cr 및 V 중 선택된 하나 이상의 금속이 첨가된 유전체 층을 포함할 수 있다.
상기 식별부는 레이저 마킹 자국일 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치될 수 있다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 2.0μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 1.5μm 이하일 수 있다.
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체, 상기 세라믹 본체 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극을 포함하여 용량이 형성되는 액티브층, 상기 액티브층의 두께 방향 상부에 형성된 상부 커버층, 상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층, 상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극, 상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
본 발명에 의하면, 내부전극의 수평실장이 가능하고, 실장 밀도가 향상된 고용량의 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공할 수 있다.
본 발명에 의하면 어쿠스틱 노이즈가 현저히 감소된 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공할 수 있다.
도 1는 본 발명 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 4는 도 1의 A-A' 단면도이다.
도 5는 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 A-A' 개략 단면도이다.
도 6a 및 도 6b는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 식별부가 형성된 것을 개략적으로 나타내는 사시도이다.
도 7a 내지 도 7g는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 8a 내지 도 8e는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극을 나타내는 사시도이다.
도 9a 내지 9f는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체, 외부전극 및 절연층을 나타내는 사시도이다.
도 10은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타내는 사시도이다.
도 11은 도 10의 적층 세라믹 커패시터의 실장기판을 B-B' 방향으로 절단한 단면도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 4는 도 1의 A-A' 단면도이다.
도 5는 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 A-A' 개략 단면도이다.
도 6a 및 도 6b는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 식별부가 형성된 것을 개략적으로 나타내는 사시도이다.
도 7a 내지 도 7g는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 8a 내지 도 8e는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극을 나타내는 사시도이다.
도 9a 내지 9f는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체, 외부전극 및 절연층을 나타내는 사시도이다.
도 10은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타내는 사시도이다.
도 11은 도 10의 적층 세라믹 커패시터의 실장기판을 B-B' 방향으로 절단한 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터(100)
본 발명의 일 실시형태는 유전체층(111)을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면(5, 6), 길이 방향으로 마주보는 제1 및 제2 단면(3, 4) 및 폭 방향으로 마주보는 제1 및 제2 측면(1, 2)을 갖는 세라믹 본체(110); 상기 세라믹 본체(110) 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부(121a)를 가지는 제1 내부전극(121) 및 상기 유전체 층(111)을 사이에 두고 상기 제1 내부전극(121)과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부(122a)를 가지는 제2 내부전극(122)을 포함하여 용량이 형성되는 액티브층(20); 상기 액티브층의 두께 방향 상부에 형성된 상부 커버층(C1); 상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층(C2); 상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극(131); 상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극(132); 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층(140); 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 실시형태를 상세히 설명한다.
도 1은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이고, 도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이며, 도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110); 제1 및 제2 외부전극(131, 132); 및 절연층(140)을 포함할 수 있다.
도 2에 도시된 바와 같이 세라믹 본체(110)는 두께 방향으로 서로 대향하는 제1 주면(5) 및 제2 주면(6)과 폭 방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(1) 및 제2 측면(2) 그리고 길이방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 본 명세서에서 상기 제1 주면(5)은 상면으로, 상기 제2 주면(6)은 하면으로 표현될 수 있다.
본 발명의 일 실시형태에 따르면, Y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, X-방향은 세라믹 본체의 길이 방향이며, Z-방향은 세라믹 본체의 폭 방향일 수 있다.
여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
상기 세라믹 본체(110)는 도 2 및 도 3에 나타난 바와 같이 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부전극을 포함하는 액티브층(20)과, 두께 방향의 상하 마진부로서 액티브층(20)의 상부에 형성된 상부 커버층(C1) 및 액티브층(20)의 하부에 형성된 하부 커버층(C2)을 포함할 수 있다.
상기 액티브층(20)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 제1 및 제2 내부전극은 일 유전체층(111)을 사이에 두고 Y-방향으로 서로 대향하도록 배치될 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 평균 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 소성 후 0.1 내지 2.0μm일 수 있다.
상기 유전체층(111)의 평균 두께는 세라믹 본체(110)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 길이(X) 방향의 중앙부에서 절단한 폭 및 두께 방향(Y-Z) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상부 및 하부 커버층(C1, C2)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 및 하부 커버층(C1, C2)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(20)의 상하 면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
도 4는 도 1의 A-A' 단면도이고 도 5는 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 A-A' 개략 단면도이다.
도 4 및 도 5에 도시된 바와 같이 하부 커버층(C2)은 상부 커버층(C1) 보다 유전체층의 적층 수를 더 늘림으로써 상부 커버층에 비해 더 두꺼운 두께를 가질 수 있다.
도 5를 참조하여 세라믹 본체(110)의 전체 두께의 1/2를 A로, 하부 커버층(C2)의 두께를 B로, 액티브층(20)의 전체 두께의 1/2를 C로, 상부 커버층(C1)의 두께를 D로 규정한다.
여기서, 세라믹 본체(110)의 전체 두께는 세라믹 본체(110)의 제1 주면(5)에서 제2 주면(6)까지의 거리를 의미하고, 액티브층(20)의 전체 두께는 액티브층(115)의 최상부에 형성된 제1 내부 전극(121)의 상면에서 액티브층(20)의 최하부에 형성된 제2 내부 전극(122)의 하면까지의 거리를 의미한다.
또한, 하부 커버층(C2)의 두께(B)는 액티브층(20)의 두께 방향의 최하부에 형성된 제2 내부 전극(122)의 하면에서 세라믹 본체(110)의 제2 주면(6)까지의 거리를 의미하고, 상부 커버층(C1)의 두께(D)는 액티브층(20)의 두께 방향의 최상부에 형성된 제1 내부 전극(121)의 상면에서 세라믹 본체(110)의 제1 주면(5)까지의 거리를 의미한다.
적층 세라믹 커패시터(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 액티브층(20)의 중심부는 제1 및 제2 외부 전극(131, 132)의 길이 방향의 양 단부에서 가장 최대로 팽창과 수축되는 부분으로 어쿠스틱 노이즈 발생의 원인이 되는 인자가 된다.
즉, 본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 전압이 인가되어 액티브층(20)의 중심부(CLA)에서 발생하는 변형율과 하부 커버층(C2)에서의 발생하는 변형율의 차이에 의해 세라믹 본체(110)의 양 단면에 형성된 변곡점(PI: point of inflection)이 세라믹 본체(110)의 두께의 중심부(CLC) 이하에서 형성될 수 있다.
이때, 어쿠스틱 노이즈를 더 감소시키기 위해, 액티브층(20)의 중심부(CLA)가 세라믹 본체(110)의 중심부(CLC)로부터 벗어난 비율, (B+C)/A는 1.05=(B+C)/A=1.75의 범위를 만족하는 것이 바람직하다.
또한, 상부 커버층(C1)의 두께(D)와 하부 커버층(C2)의 두께(B) 사이의 비율, D/B는 0.02=D/B=0.42의 범위를 만족할 수 있다.
또한, 세라믹 본체(110)의 두께의 1/2(A)에 대한 하부 커버층(113)의 두께(B)의 비율, B/A는 0.33=B/A=1.52의 범위를 만족할 수 있다.
또한, 하부 커버층(C2)의 두께(B)에 대한 액티브층(20)의 두께의 1/2(C)의 비율, C/B는 0.15=C/B=2.46의 범위를 만족할 수 있다.
액티브층(20)의 중심부(CLA)가 세라믹 본체(110)의 중심부(CLC)로부터 벗어난 비율, (B+C)/A 가 1.05 미만인 경우 어쿠스틱 노이즈 감소효과가 나타나지 않고, 1.75를 초과하는 경우 목표 용량이 구현되지 않는 문제가 발생할 수 있다.
상부 커버층(C1)의 두께(D)와 하부 커버층(C2)의 두께(B)의 비율(D/B)이 0.02 미만의 경우에는 상부 커버층의 두께(D)에 비해 하부 커버층의 두께(B)가 지나치게 커서 크랙 또는 디라미네이션이 발생할 수 있으며, 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생할 수도 있다.
세라믹 본체(110)의 두께(A)에 대한 하부 커버층(C2)의 두께(B)의 비율(B/A) 및 하부 커버층(C2)의 두께(B)에 대한 액티브층(20)의 두께(C)의 비율(C/B) 각각이 0.33≤B/A≤1.52 및 0.15≤C/B≤2.46의 범위를 만족하는 경우 어쿠스틱 노이즈를 더욱 감소시킬 수 있다.
반면에, 세라믹 본체(110)의 두께(A)에 대한 하부 커버층(C2)의 두께(B)의 비율(B/A)이 1.52를 초과하거나 하부 커버층(C2)의 두께(B)에 대한 액티브층(20)의 두께(C)의 비율(C/B)이 0.15 미만인 경우에는 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생하는 문제가 있을 수 있다.
도 6a에 도시된 바와 같이 상부 또는 하부 커버층(C1, C2)은 밝기 또는 색상차이가 나는 유전체층으로 형성된 식별부(I1)를 포함할 수 있다. 도 6a의 실시예에서 식별부(I1)는 하나의 세라믹 그린시트가 소성되거나 다수의 세라믹 그린시트가 적층된 유전체 층일 수 있으며, 상기 식별부(I1)가 되는 유전체 층은 Ni, Mn, Cr 및 V 중 선택된 하나 이상의 금속이 첨가되어 상기 세라믹 본체(110)의 외부에서 밝기 또는 색상의 차이가 생길 수 있다.
다른 실시예로 도 6b에 도시된 바와 같이, 상기 식별부는 유전체 층의 적층이 완료된 후, 상부 또는 하부 커버층(C1, C2)에 레이저 마킹을 하여 소성 후에도 그 자국이나 문양이 선명하게 남도록 하여 형성될 수 있다. 레이저 마킹 자국은 도 5의 도면부호 I2로 도시되어 있다.
또 다른 실시예로 도시되지 않았으나, 본 발명의 적층 세라믹 커패시터는 상부 커버층(112)의 내부에 세라믹 본체(110)의 제1 주면(5)에서 비치도록 세라믹 본체(110)의 두께 방향을 따라 적어도 한 층 이상 적층하여 형성된 더미 전극을 더 포함할 수 있으며, 상기 더미 전극을 식별부로 활용할 수 있다.
이때, 더미 전극이 세라믹 본체(110)의 제1 주면(5)을 통해 비치기 용이하도록 상부 커버층에서 더미 전극이 미형성된 상단부의 두께는 신뢰성을 갖는 범위 내에서 최소한의 두께로 형성될 수 있다.
또한, 더미 전극이 세라믹 본체(110)의 제1 주면(5)을 통해 비치기 용이하도록 최상부에 배치된 더미 전극은 상부 커버층(C1) 내부에서 가능한 세라믹 본체(110)의 제1 주면(5)에 근접되게 형성될 수 있다.
이러한 더미 전극은 액티브층(20)의 최상부에 배치된 제1 내부 전극(121)과 동 방향의 내부 전극으로 형성될 수 있으며, 유전체층을 사이에 두고 서로 다른 극성의 내부 전극이 중첩되는 구조가 아니다.
따라서, 더미 전극은 외부 전극(131, 132) 또는 용량을 형성하는 액티브층(20)의 영향으로 발생하는 기생 커패시턴스 이외에는 용량 형성에 기여하지 못한다.
본 발명의 더미 전극의 구조는 필요 시 다양하게 변경될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 식별부로 인하여 세라믹 본체에서 상부 커버층(C1)이 형성된 상면(제1 주면)과 하부 커버층(C2)이 형성된 하면(제2 주면)을 명확히 구별할 수 있어서, 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장 시 설치되는 상하 방향을 손쉽게 확인하여 적층 세라믹 커패시터의 상하가 서로 바뀌어 실장되는 것을 방지함으로써 실장 기판의 조립성을 향상시키고 실장 기판의 불량율을 줄일 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 소성 후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 1.5μm 이하일 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 세라믹 본체(110)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 길이(X) 방향의 중앙부에서 절단한 폭 및 두께 방향(Y-Z) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 제1 주면(5) 또는 제2 주면(6)에 수평으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
도 7a 내지 도 7g는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
본 발명의 제1 및 제2 내부전극(121, 122)은 세라믹 본체의 외부면으로 노출되어 제1 및 제2 외부전극(131, 132)과 전기적으로 접속하는 제1 및 제2 리드부(121a, 122a)를 각각 포함할 수 있다.
상기 제1 및 제2 리드(121a, 122a)부는 세라믹 본체의 적어도 하나 이상의 측면으로 노출될 수 있으며 본 발명의 적층 세라믹 커패시터의 내부전극은 다양한 형태로 변형될 수 있다.
상기 제1 및 제2 리드(121a, 122a)부는 세라믹 본체의 적어도 하나 이상의 측면으로 노출될 수 있다. 즉, 상기 세라믹 본체의 제1 측면(1) 또는 제2 측면(2)으로 노출되거나 제1 및 제2 측면(1, 2)으로 노출될 수 있다.
나아가 도 7a를 참조하면 상기 제1 및 제2 리드부(121a, 122a)는 세라믹 본체의 적어도 일 측면으로 노출된 영역은 중첩되는 영역을 가지도록 형성될 수 있다. 도 7a와 같이 리드부가 중첩되는 영역을 가지는 경우, 리드부의 중첩되는 영역에 의해 추가적인 용량이 형성되므로 고용량의 적층 세라믹 커패시터의 제공이 가능하다.
또한 도 7b와 같이 상기 제1 및 제2 리드부(121a, 122a)의 세라믹 본체의 적어도 일 측면으로 노출되는 영역은 서로 중첩된 영역을 가지지 않도록 형성될 수 있다. 제1 및 제2 리드부가 서로 중첩되는 영역을 가지지 않으면서 최대한으로 노출되는 경우 세라믹 본체의 절단시 내부전극 번짐에 의해 제1 및 제2 내부전극이 연결되는 현상을 막을 수 있으며 소성 시의 잔탄 제거에 유리하다.
나아가 도 7c와 같이 바와 같이 상기 제1 및 제2 리드부(121a, 122a)의 세라믹 본체의 측면으로 노출되는 폭은 보다 좁게 형성될 수 있으며, 추후 형성될 외부전극의 폭을 고려하여, 외부전극의 폭보다 좁게 형성될 수 있다. 제1 및 제2 리드부의 노출되는 폭이 외부전극의 폭보다 좁게 형성되는 경우 외부전극이 노출된 제1 및 제2 리드부를 덮을 수 있어 제1 및 제2 리드부를 덮는 용도의 절연층이 필요하지 않을 수 있다. 후술하겠으나, 이 경우 절연층은 외부전극만 덮는 형태로 형성될 수 있다.
또한 도 7d 내지 도 7f에 도시된 바와 같이 상기 제1 및 제2 내부전극(121, 122)은 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 및 제2 리드부를 가지면서 제1 및 제2 단면으로 노출되도록 형성될 수 있다. 도 7d 내지 도 7f 역시, 도 7a내지 도 7c에서 상술한 바와 같이 제1 및 제2 리드부(121a, 122a)의 노출되는 영역이 중첩될 수 있다. 또는 제1 및 제2 리드부의 노출되는 영역은 중첩되지 않을 수 있으며 나아가 외부전극의 폭보다 좁게 형성될 수 있다.
상술한 바와 같이 제1 및 제2 내부전극(121, 122)이 세라믹 본체의 제1 및 제2 단면으로 노출되며, 상기 세라믹 본체의 측면으로 노출된 제1 및 제2 리드부(121a, 122a)가 서로 중첩되는 영역을 가지는 경우 동일한 면적에서 대용량을 가지는 적층 세라믹 커패시터의 구현이 가능하다.
후술하겠지만, 상기 제1 및 제2 내부전극(121, 122)이 세라믹 본체의 제1 및 제2 단면으로 노출되는 경우, 내부전극의 보호 및 쇼트 방지를 위해 제1 및 제2 단면까지 절연층(140)이 형성될 수 있다.
도 7g에 도시된 바와 같이 본 발명 내부전극의 제1 및 제2 리드부(121a, 122b)는 서로 다른 측면으로 노출될 수 있다. 즉 제1 리드부(121a)는 제1 측면으로 노출되고 제2 리드부(122a)는 제2 측면으로 노출되는 형상을 가질 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 측면을 통해 노출된 제1 및 제2 리드부를 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
도 8a 내지 도 8e는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극을 나타내는 사시도이다.
도 8a 내지 도 8e를 참조하면, 상기 제1 및 제2 내부전극(121, 122)과 각각 연결 되도록 제1 및 제2 외부전극(131, 132)이 형성될 수 있다.
제1 외부전극(131)은 상기 제1 내부전극과 전기적으로 접속하고, 상기 제1 측면 또는 제2 측면 중 적어도 일면에서 상기 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성되며, 제2 외부전극(132)은 상기 제2 내부전극과 전기적으로 접속하고, 상기 제1 측면 또는 제2 측면 중 적어도 일면에서 상기 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성될 수 있다.
구체적으로 상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되거나(도 8a), 상기 제1 및 제2 주면으로 연장되어 형성되거나(도 8b), 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장(도 8c)될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성될 수 있으며, 이 경우 상기 제1 및 제2 외부전극은 한글 자음 'ㅁ'자 형상(도 8d)일 수 있다.
또한 상기 제1 및 제2 외부전극(131, 132)은 서로 다른 측면에 형성되어 동일한 주면으로 연장될 수 있다. 다시 말해, 제1 외부전극(131)은 제1 측면에 형성되고 제2 외부전극(132)은 제2 측면에 형성될 수 있으며, 이 경우 제1 및 제2 외부전극은 각각 제1 또는 제2 측면에서 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성 될 수 있다.(도 8e)
상기 제1 및 제2 외부전극은 제1 및 제2 단면과 일정 간격 이격된 형상으로 형성될 수 있다.
상술한 외부전극의 형태는 적절히 변경할 수 있으며, 이에 한정되는 것은 아니다. 그러나 내부전극이 실장면에 수평으로 배치되기 위해서 상기 외부전극은 세라믹 본체의 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 9a 내지 9f는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체(110), 외부전극(131, 132) 및 절연층(140)을 나타내는 사시도이다.
한편, 본 발명의 일 실시형태에 따르면, 세라믹 본체(110)의 상기 제1, 제2 측면 상에 형성된 제1 및 제2 외부전극(131, 132)을 덮도록 절연층(140)이 형성될 수 있다.
도 9a에 도시된 바와 같이 본 발명의 절연층(140)은 제1 및 제2 측면에 형성된 제1 및 제2 외부전극과 제1 및 제2 측면을 덮도록 형성될 수 있다.
즉, 절연층이 제1 및 제2 측면에 형성된 외부전극을 덮어 외부전극이 제1 및 제2 측면에 노출되지 않고 외부전극이 연장되어 노출된 제1 또는 제2 주면이 실장면이 될 수 있다. 본 발명과 같이 제1 또는 제2 주면이 실장면이 되는 경우, 내부전극이 실장면과 수평으로 배치될 수 있다.
유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터와 연결된 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
이러한 진동은 적층 세라믹 커패시터의 내부전극 및 유전체층이 실장면(기판)과 수직으로 배치되는 경우 수평으로 배치되는 경우보다 인쇄회로기판으로 전달이 더욱 잘 일어나게 된다. 따라서 어쿠스틱 노이즈의 감소를 위해서는 내부전극 및 유전체층이 실장면과 수직으로 배치되는 것이 유리하다. 하지만 용량을 증가시키고 실장 밀도향상을 위해 내부전극 리드부가 세라믹 본체의 동일면으로 인출되도록 하는 경우, 유전체층과 내부전극은 실장면에 수직으로 배치되게 된다. 하지만 본 발명의 경우 외부전극을 제1 및 제2 주면 중 적어도 일면으로 연장하여, 제1 및 제2 주면이 실장면이 되도록 하여 내부전극 및 유전체층이 실장면과 수평으로 배치되도록 하였다.
또한 어쿠스틱 노이즈는 적층 세라믹 커패시터의 기판실장 시 솔더의 배치와도 밀접한 관련이 있으며, 솔더가 실장면과 수직한 면에 많이 배치될수록 압전현상에 의한 진동이 인쇄회로기판으로 용이하게 전달되어 어쿠스틱 노이즈가 증가하게 된다. 따라서 솔더가 실장면과 수직한 적층 세라믹 커패시터의 면에 최소로 형성되는 것이 어쿠스틱 노이즈의 저감에 유리하다.
실장면에 배치되는 솔더는 표면장력에 의해 외부전극을 타고 실장면에 수직인 면으로 상승하게 되는데, 본 발명의 경우 실장면에 수직인면으로 노출되는 외부전극은 절연층에 의해 덮이게 되어 솔더가 상승하지 않거나 매우 적은 정도로 상승하여 어쿠스틱 노이즈가 현저히 감소하는 효과가 있다.
또한 제1 및 제2 내부전극이 세라믹 본체의 제1 및 제2 단면으로 노출되는 형상을 가지는 경우, 상기 절연층(140)은 도 9b에 도시된 바와 같이 제1 및 제2 외부전극과 제1 및 제2 측면 및 제1 및 제2 단면을 덮도록 형성될 수 있다.
도 9c 및 도 9d에 도시된 바와 같이, 상기 절연층은 세라믹 본체의 두께 방향으로 전체적으로 형성되지 않고 세라믹 본체가 기판에 실장되는 실장면으로부터 소정의 높이에 해당하는 영역에 형성될 수 있다. 본 발명의 절연층(140)은 세라믹 본체의 실장면(제1 또는 제2 주면)에 수직한면으로 솔더가 상승하는 것을 방지하기 위한 것이므로 실장면으로 부터 소정의 높이까지만 형성하더라도 동일한 목적을 이룰 수 있으며, 절연층을 형성하는 재료의 사용을 감소시켜 원가를 절감할 수 있다.
나아가 도 9e 및 도 9f에 도시된 바와 같이 상기 절연층은 상기 세라믹 본체의 실장면으로 부터 소정 간격 이격되어 형성될 수 있다. 도 9e 및도 9f의 실시형태와 같이 절연층이 실장면으로 부터 소정 간격 이격되도록 형성되는 경우 솔더가 절연층에 의해 덮이지 않은 외부전극을 타고 약간 상승할 수 있으나, 오히려 고착강도를 향상시킬 수 있는 장점이 있다. 따라서 어쿠스틱 노이즈에 큰 영향을 미치지 않는 선에서 절연층이 실장면으로부터 소정 간격 이격되도록 형성할 수 있다.
도 9c 내지 9f와 같이 절연층이 세라믹 본체의 측면 또는 단면 전체를 덮지 않고, 일정 높이를 덮는 경우 도 7c에 나타난 바와 같이 내부전극의 제1 및 제2 리드부의 노출된 영역의 폭이 제1 및 제2 외부전극의 폭보다 좁게 형성되어 내부전극이 세라믹 본체의 외부면으로 노출되지 않도록 할 수 있다.
이에 제한되는 것은 아니나 상기 절연층(140)은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
본 발명에 의하면 상술한 내부전극의 형상, 외부전극의 형상 및 절연층의 형상에 대해 자유로운 조합이 가능하다.
적층 세라믹 커패시터의 실장 기판(200)
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100);를 포함하며, 상기 적층 세라믹 커패시터는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체, 상기 세라믹 본체 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극을 포함하여 용량이 형성되는 액티브층, 상기 액티브층의 두께 방향 상부에 형성된 상부 커버층, 상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층, 상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극, 상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
도 10은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이고 도 11은 도 10의 적층 세라믹 커패시터의 실장기판을 B-B' 방향으로 절단한 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)의 제1 또는 제2 주면으로 연장된 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 370 층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층을 하였다. 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.64 mm ×0.88 mm(L×W, 1608 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈를 측정(표 1)하였다.
| 샘플 | A (㎛) | B (㎛) | C (㎛) | (B+C)/A | AN (dB) | 용량 구현율 |
| 1* | 542 | 35 | 189 | 0.41328 | 24.3 | OK |
| 2* | 537 | 29 | 299 | 0.6108 | 28.9 | OK |
| 3* | 485 | 136 | 172 | 0.63505 | 25.5 | OK |
| 4* | 496 | 36 | 287 | 0.65121 | 30.9 | OK |
| 5* | 398 | 200 | 121 | 0.80653 | 23.1 | OK |
| 6* | 502 | 150 | 258 | 0.81275 | 24.9 | OK |
| 7* | 544 | 171 | 295 | 0.85662 | 28 | OK |
| 8* | 402 | 59 | 359 | 1.0398 | 30.5 | OK |
| 9 | 392 | 70 | 347 | 1.06378 | 16.5 | OK |
| 10 | 484 | 414 | 103 | 1.06818 | 16.6 | OK |
| 11 | 421 | 356 | 115 | 1.11876 | 16.5 | OK |
| 12 | 407 | 162 | 316 | 1.17445 | 18.6 | OK |
| 13 | 377 | 322 | 126 | 1.18833 | 18.1 | OK |
| 14 | 531 | 340 | 315 | 1.23352 | 16.7 | OK |
| 15 | 448 | 320 | 251 | 1.27455 | 17 | OK |
| 16 | 391 | 269 | 247 | 1.31969 | 16.5 | OK |
| 17 | 450 | 324 | 275 | 1.33111 | 17.7 | OK |
| 18 | 471 | 348 | 287 | 1.3482 | 16.5 | OK |
| 19 | 373 | 407 | 110 | 1.38606 | 16.6 | OK |
| 20 | 439 | 398 | 223 | 1.41458 | 16.5 | OK |
| 21 | 501 | 595 | 129 | 1.44511 | 17 | OK |
| 22 | 424 | 419 | 205 | 1.4717 | 18.7 | OK |
| 23 | 492 | 515 | 225 | 1.50407 | 17.4 | OK |
| 24 | 438 | 463 | 197 | 1.50685 | 16.5 | OK |
| 25 | 505 | 551 | 220 | 1.52673 | 16.6 | OK |
| 26 | 545 | 736 | 167 | 1.65688 | 17.7 | OK |
| 27 | 390 | 570 | 95 | 1.70513 | 16.7 | OK |
| 28 | 535 | 810 | 120 | 1.73832 | 16.8 | OK |
| 29* | 470 | 741 | 90 | 1.76809 | 16.6 | NG |
| 30* | 508 | 839 | 79 | 1.80709 | 16.5 | NG |
*는 비교 예, AN: 어코스틱 노이즈(acoustic noise)
상기 표 1의 데이터는 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 폭 방향(Z)의 중심부에서 길이 방향(X) 및 두께 방향(Y)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서 A, B 및 C 는 상기에서 설명한 바와 같이, 세라믹 본체(110)의 전체 두께의 1/2을 A로, 하부 커버층(C2)의 두께를 B로, 액티브층(115)의 전체 두께의 1/2을 C로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판 당 1개의 시료(적층 칩 커패시터)를 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 시료의 양 단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
여기서, (B+C)/A 값이 거의 1인 경우는 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 크게 벗어나지 않음을 의미한다.
(B+C)/A 값이 1보다 크면 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 상부 방향으로 벗어났음을 의미하고, (B+C)/A 값이 1보다 작으면 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어났음을 의미할 수 있다.
상기 표 1을 참조하면, 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A는 1.05≤(B+C)/A≤1.75의 범위를 만족하는 실시 예인 샘플 9 내지 30에서 어쿠스틱 노이즈가 20 dB 미만으로 현저히 줄어드는 것을 확인할 수 있다.
또한, 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A가 1.05 미만인 샘플 1 내지 8은 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 거의 벗어나지 않았거나, 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어난 구조를 갖는다.
상기 (B+C)/A가 1.05 미만인 샘플 1 내지 8은 어쿠스틱 노이즈가 23.1 내지 30.9 dB로서 본 발명에 따른 실시 예에 비해 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
또한, 액티브층(20)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A가 1.75를 초과하는 샘플 29 및 30의 경우에는 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생하였다.
상기 표 1에서, 용량 구현율(즉, 목표 용량 대비 정전 용량의 비율)이 "NG"로 표시된 것은 목표 용량치를 100 %라고 할 때, 목표 용량 대비 정전 용량 값이 80 % 미만인 경우를 의미한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링
Claims (25)
- 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체;
상기 세라믹 본체 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극을 포함하여 용량이 형성되는 액티브층;
상기 액티브층의 두께 방향 상부에 형성된 상부 커버층;
상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층;
상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극;
상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극; 및
상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층;
을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 리드부 및 상기 제2 리드부의 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출된 영역은 서로 중첩되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 리드부 및 상기 제2 리드부의 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출된 영역은 서로 중첩되지 않는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 리드부 및 상기 제2 리드부의 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출된 영역의 폭은 제1 및 제2 측면에 형성된 제1 및 제2 외부전극의 폭보다 좁은 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 리드부 및 제2 리드부는 상기 세라믹 본체의 상기 제1 측면으로 노출되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 리드부 및 제2 리드부는 상기 세라믹 본체의 상기 제1 측면 및 제2 측면으로 노출되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 리드부는 상기 제1 측면으로 노출되며, 상기 제2 리드부는 상기 제2 측면으로 노출되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 및 제2 단면으로부터 소정 간격 이격되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 외부전극은 상기 제1 측면으로부터 상기 제1 주면으로 연장되어 형성되며, 상기 제2 외부전극은 상기 제2 측면으로부터 상기 제1 주면으로 연장되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 절연층은 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극과 상기 세라믹 본체의 제1 및 제2 측면을 덮도록 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 절연층은 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극과 상기 세라믹 본체의 제1 및 제2 측면 및 제1 및 제2 단면을 덮도록 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 절연층은 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극 중 실장면으로부터 소정 높이까지에 해당하는 영역을 덮도록 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 절연층은 상기 세라믹 본체의 실장면으로부터 소정 간격 이격되어 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 상부 커버층 또는 하부 커버층은 상기 세라믹 본체의 상하부를 식별할 수 있는 식별부를 포함하는 적층 세라믹 커패시터.
- 제19항에 있어서,
상기 식별부는 Ni, Mn, Cr 및 V 중 선택된 하나 이상의 금속이 첨가된 유전체 층을 포함하는 적층 세라믹 커패시터.
- 제19항에 있어서,
상기 식별부는 레이저 마킹 자국인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 2.0μm를 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부전극의 두께는 1.5μm 이하인 적층 세라믹 커패시터.
- 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
상기 적층 세라믹 커패시터는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체, 상기 세라믹 본체 내부에 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제1 및 제2 측면 중 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극을 포함하여 용량이 형성되는 액티브층, 상기 액티브층의 두께 방향 상부에 형성된 상부 커버층, 상기 액티브층의 두께 방향 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층, 상기 제1 내부전극과 연결되며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극, 상기 제2 내부전극과 연결되며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층을 포함하는 적층 세라믹 커패시터의 실장 기판.
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