JP6382385B2 - 積層セラミックキャパシタ - Google Patents

Description

本発明は、積層セラミックキャパシタに関し、より詳細には、デラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）の発生を抑制すると共に振動音（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減し高容量を実現することができる積層セラミックキャパシタに関する。

一般に、キャパシタ、インダクタ、圧電体素子、バリスタ又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、当該本体の内部に形成された内部電極と、当該内部電極と接続されるようにセラミック本体の表面に設けられた外部電極と、を備える。

セラミック電子部品のうち積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話等の移動通信装置の部品として広く用いられている。

近年では、電子製品の小型化及び多機能化に伴い、電子部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタにおいても小型及び高容量の製品が求められている。これにより、誘電体層の厚さは薄くなり且つ積層数は増える積層セラミックキャパシタが製造されている。

しかしながら、強誘電体を材料として用いる積層セラミックキャパシタの圧電現象による振動音（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）が一部の電子装置で深刻な問題となっている。

このような振動音は、積層セラミックキャパシタが実装される電子装置の騒音発生の原因となる。

本発明は、上述した従来技術の問題点を解決するためになされたもので、積層セラミックキャパシタの小型化及び高容量化を具現しデラミネーションの発生を抑制すると共に振動音を低減することができる高信頼性の積層セラミックキャパシタを提供することを目的とする。

上述した技術的課題を達成するために、本発明の一側面において、本発明の一実施形態による積層セラミックキャパシタは、複数の誘電体層が厚さ方向に積層された積層本体と、当該積層本体の内部に形成され上記誘電体層を介して対向して配置されて一端が当該積層本体の対向する側面に交互に露出される第１及び第２の内部電極を含む内部電極層と、を含み、上記積層本体の長さ方向及び厚さ方向の断面から見るとき、上記積層本体の面積をＣＡ１とし、上記第１及び第２の内部電極が厚さ方向に重なる第１の容量形成部以外の部分である第１のマージン部の面積をＭＡ１とすると、ＣＡ１に対するＭＡ１の比（ＭＡ１／ＣＡ１）が０．０７〜０．２０であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記第１のマージン部のうち、上記第１の容量形成部から長さ方向に伸びる部分である第１の長さマージン部の面積をＡ１とし、上記第１の容量形成部から厚さ方向に伸びる部分である第１の厚さマージン部の面積をＣ１とすると、Ａ１に対するＣ１の比（Ｃ１／Ａ１）が０．３５〜２．０であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記積層本体の幅方向及び厚さ方向の断面から見るとき、上記積層本体の面積をＣＡ２とし、上記第１及び第２の内部電極が厚さ方向に重なる第２の容量形成部以外の部分である第２のマージン部の面積をＭＡ２とすると、ＣＡ２に対するＭＡ２の比（ＭＡ２／ＣＡ２）が０．１０〜０．２８であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記第２のマージン部のうち、上記第２の容量形成部から幅方向に伸びる部分である第１の幅マージン部の面積をＢ１とし、上記第２の容量形成部から厚さ方向に伸びる部分である第２の厚さマージン部の面積をＣ２とすると、Ｂ１に対するＣ２の比（Ｃ２／Ｂ１）が０．３０〜１．３５であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記誘電体層の厚さは、３μｍ以下であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記誘電体層に用いられるセラミック粉末の平均粒径は、０．３μｍ以下であることができる。

本発明の他の側面において、本発明の一実施形態による積層セラミックキャパシタは、複数の誘電体層が厚さ方向に積層された積層本体と、当該積層本体の内部に形成され上記誘電体層を介して対向して配置されて一端が当該積層本体の対向する側面に交互に露出される第１及び第２の内部電極を含む内部電極層と、を含み、上記積層本体の幅方向及び厚さ方向の断面から見るとき、上記積層本体の面積をＣＡ２とし、上記第１及び第２の内部電極が厚さ方向に重なる第２の容量形成部以外の部分である第２のマージン部の面積をＭＡ２とすると、ＣＡ２に対するＭＡ２の比（ＭＡ２／ＣＡ２）が０．１０〜０．２８であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記第２のマージン部のうち、上記第２の容量形成部から幅方向に伸びる部分である第１の幅マージン部の面積をＢ１とし、上記第２の容量形成部から厚さ方向に伸びる部分である第２の厚さマージン部の面積をＣ２とすると、Ｂ１に対するＣ２の比（Ｃ２／Ｂ１）が０．３０〜１．３５であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記誘電体層の厚さは、３μｍ以下であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記誘電体層に用いられるセラミック粉末の平均粒径は、０．３μｍ以下であることができる。

本発明のさらに他の側面において、本発明の一実施形態による積層セラミックキャパシタは、３μｍ以下の厚さを有する誘電体層を含む積層本体と、上記誘電体層を介して配置される第１及び第２の内部電極と、を含み、上記第１及び第２の内部電極間に配置されるグレインの数は、上記誘電体層の厚さ方向に１０個以上であり、上記積層本体の長さ方向及び厚さ方向の断面から見るとき、上記積層本体の面積をＣＡ１とし、上記第１及び第２の内部電極が厚さ方向に重なる第１の容量形成部以外の部分である第１のマージン部の面積をＭＡ１とすると、ＣＡ１に対するＭＡ１の比（ＭＡ１／ＣＡ１）が０．０７〜０．２０であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記第１のマージン部のうち、上記第１の容量形成部から長さ方向に伸びる部分である第１の長さマージン部の面積をＡ１とし、上記第１の容量形成部から厚さ方向に伸びる部分である第１の厚さマージン部の面積をＣ１とすると、Ａ１に対するＣ１の比（Ｃ１／Ａ１）が０．３５〜２．０であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記積層本体の幅方向及び厚さ方向の断面から見るとき、上記積層本体の面積をＣＡ２とし、上記第１及び第２の内部電極が厚さ方向に重なる第２の容量形成部以外の部分である第２のマージン部の面積をＭＡ２とすると、ＣＡ２に対するＭＡ２の比（ＭＡ２／ＣＡ２）が０．１０〜０．２８であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記第２のマージン部のうち、上記第２の容量形成部から幅方向に伸びる部分である第１の幅マージン部の面積をＢ１とし、上記第２の容量形成部から厚さ方向に伸びる部分である第２の厚さマージン部の面積をＣ２とすると、Ｂ１に対するＣ２の比（Ｃ２／Ｂ１）が０．３０〜１．３５であることができる。

本発明の他の一実施形態による積層セラミックキャパシタは、３μｍ以下の厚さを有する誘電体層を含む積層本体と、上記誘電体層を介して配置される第１及び第２の内部電極と、を含み、上記第１及び第２の内部電極間に配置されるグレインの数は、上記誘電体層の厚さ方向に１０個以上であり、上記積層本体の幅方向及び厚さ方向の断面から見るとき、上記積層本体の面積をＣＡ２とし、上記第１及び第２の内部電極が厚さ方向に重なる第２の容量形成部以外の部分である第２のマージン部の面積をＭＡ２とすると、ＣＡ２に対するＭＡ２の比（ＭＡ２／ＣＡ２）が０．１０〜０．２８であることができる。

また、本発明の一実施形態による積層セラミックキャパシタの上記第２のマージン部のうち、上記第２の容量形成部から幅方向に伸びる部分である第１の幅マージン部の面積をＢ１とし、上記第２の容量形成部から厚さ方向に伸びる部分である第２の厚さマージン部の面積をＣ２とすると、Ｂ１に対するＣ２の比（Ｃ２／Ｂ１）が０．３０〜１．３５であることができる。

上述したように、本発明の積層セラミックキャパシタによると、小型化及び高容量化を具現しデラミネーションの発生を抑制すると共に振動音を低減することができる。

本発明の一実施形態による積層セラミックキャパシタの外観斜視図である。 図１の本発明の一実施形態による積層セラミックキャパシタのＡ−Ａ’線に沿う断面図である。 図１の本発明の他の一実施形態による積層セラミックキャパシタのＡ−Ａ’線に沿う断面図である。 図１の本発明の一実施形態による積層セラミックキャパシタのＢ−Ｂ’線に沿う断面図である。 図１の本発明の他の一実施形態による積層セラミックキャパシタのＢ−Ｂ’線に沿う断面図である。 図３のＸの拡大図である。 図５のＹの拡大図である。

以下、図面を参照して本発明の具体的な実施形態を詳述する。但し、本発明の思想は、提示される実施形態に制限されず、本発明の思想を理解する当業者は、同一思想の範囲内で他の構成要素の追加、変更、削除などによって、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施形態を容易に提案することができるが、これもまた本願発明の思想の範囲内に含まれる。

なお、図面上における同一機能の構成要素は、同一又は類似の符号を付して示す。

図１は、本発明の一実施形態による積層セラミックキャパシタの外観斜視図であり、図２及び図３は、図１のＡ−Ａ’線に沿う断面図であり、図４及び図５は、図１のＢ−Ｂ’線に沿う断面図であり、図６は、図３のＸの拡大図であり、図７は、図５のＹの拡大図である。

図１から図５を参照すると、本実施形態による積層セラミックキャパシタ１００は、積層本体１１０と外部電極１３０とを含むことができる。

上記積層本体１１０は、直六面体の形状を有することができる。本実施形態では、積層方向の断面を上面Ｔｆ及び下面Ｂｆ、長さ方向の断面を第１の短側面Ｓｆ１及び第２の短側面Ｓｆ２、幅方向の断面を第１の長側面Ｌｆ１及び第２の長側面Ｌｆ２とする。

図１を参照すると、本実施形態による積層セラミックキャパシタでは、長さ方向をＬ方向、幅方向をＷ方向、厚さ方向をＴ方向とする。ここで、厚さ方向は、誘電体層を積み上げる方向、即ち、積層方向を意味する。

上記積層本体１１０は、複数の誘電体層が厚さ方向（Ｔ方向）に積層されて形成されることができる。上記積層本体１１０を構成する複数の誘電体層は、焼成された状態で、隣接する誘電体層間の境界を視認できない程度に一体化されていることができる。

上記誘電体層は、高誘電率のセラミック粉末で形成されることができる。上記セラミック粉末としては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系粉末又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末等を用いることができるが、これらに限定されるものではない。

本発明の一実施形態において、複数の誘電体層のうち一つの誘電体層の厚さは、３μｍ以下であり、当該一つの誘電体層に配置される焼成されたグレインの平均粒径は、０．３μｍ以下であることができる。即ち、上記誘電体層のグレインの平均サイズは、当該誘電体層の厚さの１／１０以下であることができる。これにより、二つの内部電極間又は一つの誘電体層内に配置されるグレインの数は、誘電体層の厚さ方向に１０個以上であることができる。

本発明の一実施形態において、上記誘電体層の厚さは、内部電極層１２１、１２２間に配置される誘電体層の平均厚さを意味する。上記誘電体層の平均厚さは、図２に示されるように、上記積層本体１１０の長さ方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンすることで測定されることができる。例えば、図２に示されるように、上記積層本体１１０の幅方向の中心部に沿う長さ方向及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡でスキャンしたイメージから取り出された任意の誘電体層に対し、長さ方向に等間隔の３０箇所の厚さを測定することにより、その平均値を求めることができる。上記等間隔の３０箇所は、第１及び第２の内部電極１２１、１２２が重なる領域を意味する容量形成部で測定されることができる。また、このような平均値の測定を１０個以上の誘電体層に拡張して行うと、誘電体層の平均厚さをより一般化することができる。

また、上記誘電体層の平均厚さは、長さ方向の中心部に沿う幅方向及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡でスキャンしたイメージから求められることができる。

ここで、上記積層本体１１０の幅方向又は長さ方向の中心部は、当該積層本体１１０の幅方向又は長さ方向の中心点から当該積層本体１１０の幅又は長さの３０％範囲内である。

なお、上記誘電体層のグレインの平均サイズは、走査電子顕微鏡でスキャンされたイメージから取り出された誘電体層の断面写真を分析することで測定されることができる。例えば、ＡＳＴＭ（Ａｍｅｒｉｃａｎ Ｓｏｃｉｅｔｙ ｆｏｒ Ｔｅｓｔｉｎｇ ａｎｄ Ｍａｔｅｒｉａｌｓ）Ｅ１１２で規定する平均グレインサイズ標準測定方法を支援するグレインサイズ測定ソフトウエアを用いて誘電体層のグレインの平均サイズを測定することができる。

上記積層本体１１０の内部には、複数の内部電極層１２０が形成されることができる。上記内部電極層１２０は、誘電体層上に形成され、焼成によって一つの誘電体層を介して当該誘電体層の積層方向に沿って対向配置されることができる。

上記複数の内部電極層１２０は、導電性金属で形成され、当該導電性金属としては、例えば、Ｎｉ又はＮｉ合金からなるものを用いることができる。上記Ｎｉ合金は、Ｎｉと共に、Ｍｎ、Ｃｒ、Ｃｏ又はＡｌを含むことができる。上記内部電極層１２０は、誘電体層をなすセラミックグリーンシートの一面に、ニッケル（Ｎｉ）等の金属粉末が含まれた導電性ペーストを所定のパターンで印刷することにより形成されることができる。一つの内部電極層の厚さは、０．７μｍ以下であることができるが、これに限定されるものではない。

また、本発明の一実施形態によると、上記内部電極層１２０が形成された誘電体層は、２００層以上、５００層以上又はそれ以上積層されることができる。

複数の内部電極層１２０は、相違する極性を有する複数の第１の内部電極１２１と複数の第２の内部電極１２２とを含むことができる。上記第１の内部電極１２１及び上記第２の内部電極１２２は、積層方向に沿って誘電体層を介して対向するように交互に積層されることができる。

複数の第１の内部電極１２１は、一端が上記積層本体１１０の第１の短側面Ｓｆ１に露出され、複数の第２の内部電極１２２は、上記第１の内部電極１２１の露出された一端と長さ方向に対向する一端が第２の短側面Ｓｆ２に露出されることができる。

上記第１の短側面Ｓｆ１に露出された複数の第１の内部電極１２１の一端は、第１の外部電極１３１に連結され、上記第２の短側面Ｓｆ２に露出された複数の第２の内部電極１２２の一端は、第２の外部電極１３２に連結されることができる。

外部電極１３０は、上記積層本体１１０の対向する両側面に形成される第１の外部電極１３１と第２の外部電極１３２とを含むことができる。図１に示されるように、上記第１の外部電極１３１は、上記積層本体１１０の第１の短側面Ｓｆ１を覆うように形成され、上記第２の外部電極１３２は、上記積層本体１１０の第２の短側面Ｓｆ２を覆うように形成されることができる。

本実施形態では、上記第１及び第２の外部電極１３１、１３２が上記積層本体１１０の両短側面Ｓｆ１、Ｓｆ２を覆うように形成されているが、本発明はこれに限定されず、上記第１及び第２の外部電極１３１、１３２が上記積層本体１１０の両長側面Ｌｆ１、Ｌｆ２を覆うように形成されることができる。

上記第１の外部電極１３１及び上記第２の外部電極１３２は、電気的に分離されることができる。上記第１の外部電極１３１は、上記積層本体１１０の第１の短側面Ｓｆ１に露出される第１の内部電極１２１の一端と電気的に連結され、上記第２の外部電極１３２は、上記積層本体１１０の第１の短側面Ｓｆ１と長さ方向に対向する第２の短側面Ｓｆ２に露出される第２の内部電極１２２の一端と電気的に連結されることができる。これにより、上記外部電極１３０は、外部端子の役割を行うことができる。

上記外部電極１３０は、銅（Ｃｕ）又は銅合金（Ｃｕ ａｌｌｏｙ）等で形成されることができる。

以下、本実施形態による積層セラミックキャパシタの電気的特性について説明する。

上記積層本体１１０は、複数の第１の内部電極１２１及び複数の第２の内部電極１２２が積層方向に重なる部分に容量が形成され、それ以外の部分は容量が形成される部分を保護する役割を行うことができる。以下では、上記重なる部分を容量形成部とし、容量形成部以外の部分をマージン部とする。

上記積層本体１１０に電圧を印加すると、当該積層本体１１０に圧電現象による歪曲変形が生じ、このような歪曲変形は、上記第１の容量形成部Ｃ_ＬＴによって生じる。

特に、上記第１及び第２の内部電極１２１、１２２が回路基板面と平行になるように上記積層本体１１０を実装する場合、当該積層本体１１０に生じる歪曲変形が最大となる箇所は、当該積層本体１１０の中央部分である。この際、上記第１のマージン部Ｍ_ＬＴが上記積層本体１１０の歪曲変形を抑制する役割を行う。

本発明の一実施形態によると、上記第１のマージン部Ｍ_ＬＴの面積比を一定範囲に設定することにより、上記積層本体１１０の歪曲変形が効果的に抑制され、上記積層本体１１０と回路基板の振動が低減してアコースティックノイズが減少する。

上記アコースティックノイズの減少のために誘電体層の厚さを減少させると共に誘電体層内のグレインの平均サイズを当該誘電体層の厚さの１／１０以下とすることで、低誘電率化が可能となる。

このように、誘電体層の厚さとグレインの平均サイズを小さくして積層セラミックキャパシタを低誘電率化する場合、アコースティックノイズが低減する。

しかしながら、上記積層本体１１０内の第１及び第２の内部電極１２１、１２２間の距離、即ち、誘電体層の厚さが３μｍ以下であり当該誘電体層内のグレイン数が１０個以上の積層セラミックキャパシタでは、アコースティックノイズの低減効果が顕著に低くなった。

これは、下記表１から明確に分かる。

ここで、実験対象となった試料は、下記の通りに製作された。

まず、チタン酸バリウム（ＢａＴｉＯ_３）等の粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して様々な実験条件に必要な厚さで製造された複数のセラミックグリーンシートを用意し、当該セラミックグリーンシートから誘電体層を形成した。

その後、スクリーンを用いて上記セラミックグリーンシート上にニッケル内部電極用導電性ペーストから内部電極を形成した後、３７０層に積層し、１０μｍから１００μｍまでカバー層の厚さを異ならせながらセラミック積層体を製造した。

次に、上記セラミック積層体を８５℃で１０００ｋｇｆ／ｃｍ^２（９８０６．６５Ｎ／ｃｍ^２）の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

次いで、圧着が完了されたセラミック積層体を個別のチップ状に切断し、切断されたチップに対して大気雰囲気下で２３０℃、６０時間維持して脱バインダーを行った。続けて、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯの平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍ（１．０１３２５×１０^−９〜１．０１３２５×１０^−８ｋＰａ）の酸素分圧の還元雰囲気下で焼成を行った。焼成後のチップのサイズは、３．２ｍｍ×１．６ｍｍ×１．６ｍｍ（Ｌ×Ｗ×Ｔ）であり、誘電体層の厚さ及びグレインのサイズは、上記表１の通りである。

表１を参照すると、試料１〜４に示されるように、誘電体の厚さが４．３μｍの条件でグレインのサイズを小さくして低誘電率化する場合、振動音のサイズが顕著に小さくなることが分かる。しかしながら、試料５〜１２に示されるように、誘電体の厚さが約３μｍ以下の条件でグレインのサイズを小さくして低誘電率化する場合、ｔｄ／Ｄｃ、即ち、誘電体の厚さに対するグレインのサイズの比が１／１０以下であっても振動音の減少効果が微小することが分かる。

したがって、誘電体の厚さが薄い場合には、グレインのサイズの減少の他にも別途の条件を加えてこそ、振動音の減少効果をより大きくすることができることが分かる。

図２を参照すると、上記積層本体１１０を長さ方向及び厚さ方向に切断する上で、当該積層本体１１０の長さ方向及び厚さ方向の断面（Ｌ−Ｔ断面）を第１の断面とし、当該第１の断面のうち、第１及び第２の内部電極１２１、１２２が厚さ方向に重なる部分を第１の容量形成部Ｃ_ＬＴとし、当該第１の容量形成部Ｃ_ＬＴを除いた部分を第１のマージン部Ｍ_ＬＴとする。

本実施形態において、上記第１の断面の面積ＣＡ１に対する上記第１のマージン部Ｍ_ＬＴの面積ＭＡ１の比（ＭＡ１／ＣＡ１）は、０．０７〜０．２０であることができる。ＭＡ１／ＣＡ１が０．０７未満であると、振動音が４０ｄＢ以上に大きくなりデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）が生じるという問題があり、ＭＡ１／ＣＡ１が０．２０を超えると、容量が９μＦ以下に落ちるという問題がある。

図３を参照すると、上記第１のマージン部Ｍ_ＬＴのうち、上記第１の容量形成部Ｃ_ＬＴから長さ方向に伸びる部分を第１の長さマージン部Ｍ_ＬＴ１とし、上記第１の容量形成部Ｃ_ＬＴから厚さ方向に伸びる部分を第１の厚さマージン部Ｍ_ＬＴ２とする。

本実施形態において、上記第１の長さマージン部Ｍ_ＬＴ１の面積Ａ１に対する上記第１の厚さマージン部Ｍ_ＬＴ２の面積Ｃ１の比（Ｃ１／Ａ１）は、０．３５〜２．０であることができる。Ｃ１／Ａ１が０．３５未満であるか又は２．０を超える場合、振動音が４０ｄＢ以上に大きくなるという問題がある。

以下、図６及び図７を参照して上記積層本体１１０の断面の面積を測定する方法を説明する。

図２及び図３に示される断面やマージン部の面積は、上記積層本体１１０や上記内部電極層１２０の焼成変形によって完全な線形の境界を有することが困難であり、実質的には線形の仮想線を基準に測定される。

但し、容量形成部を形成する第１及び第２の内部電極１２１、１２２の境界が不明確なことがある。焼成によって上記第１及び第２の内部電極１２１、１２２が変形されると、図６及び図７に示されるように当該第１及び第２の内部電極１２１、１２２の端部がオフセットされることがある。

この場合、マージン部と容量形成部の面積の測定のために、内部電極の端部のうちオフセット変形が最大の部分Ｘｍａｘ、Ｙｍａｘとオフセット変形が最小の部分Ｘｍｉｎ、Ｙｍｉｎとの中間値Ｘｍ、Ｙｍを境界として面積を測定することができる。

ここで、上記積層本体１１０の一側面と上記内部電極１２１、１２２との距離を基準に、オフセット変形が最大の部分は、当該積層本体１１０の一側面と当該内部電極１２１、１２２の端部との距離が最小の場合であり、オフセット変形が最小の部分は、当該積層本体１１０の一側面と当該内部電極１２１、１２２の端部との距離が最大の場合である。

図４を参照すると、上記積層本体１１０を幅方向及び厚さ方向に切断する上で、当該積層本体１１０の幅方向及び厚さ方向の断面（Ｗ−Ｔ断面）を第２の断面とし、当該第２の断面のうち、第１及び第２の内部電極１２１、１２２が厚さ方向に重なる部分を第２の容量形成部Ｃ_ＷＴとし、当該第２の容量形成部Ｃ_ＷＴを除いた部分を第２のマージン部Ｍ_ＷＴとする。

本実施形態において、上記第２の断面の面積ＣＡ２に対する上記第２のマージン部Ｍ_ＷＴの面積ＭＡ２の比（ＭＡ２／ＣＡ２）は、０．１０〜０．２８であることができる。ＭＡ２／ＣＡ２が０．１０未満であると、振動音が４０ｄＢ以上に大きくなりデラミネーションが生じるという問題があり、ＭＡ２／ＣＡ２が０．２８を超えると、容量が９μＦ以下に落ちるという問題がある。

図５を参照すると、上記第２のマージン部Ｍ_ＷＴのうち、上記第２の容量形成部Ｃ_ＷＴから幅方向に伸びる部分を第１の幅マージン部Ｍ_ＷＴ１とし、上記第２の容量形成部Ｃ_ＷＴから厚さ方向に伸びる部分を第２の厚さマージン部Ｍ_ＷＴ２とする。

本実施形態において、上記第１の幅マージン部Ｍ_ＷＴ１の面積Ｂ１に対する上記第２の厚さマージン部Ｍ_ＷＴ２の面積Ｃ２の比（Ｃ２／Ｂ１）は、０．３〜１．３５であることができる。Ｃ１／Ａ１が０．３未満であるか又は１．３５を超える場合、振動音が４０ｄＢ以上に大きくなるという問題がある。

以下、実施例及び比較例を参照して本発明をより具体的に説明するが、これは、発明の具体的な理解のためのもので、本発明の範囲がこれに限定されるものではない。

本実施例による積層セラミックキャパシタは、下記の通りに製作された。

まず、チタン酸バリウム（ＢａＴｉＯ_３）等の粉末を含んで形成されたスラリーをキャリアフィルム上に塗布及び乾燥して３．９μｍの厚さで製造された複数のセラミックグリーンシートを用意し、当該セラミックグリーンシートから誘電体層を形成した。

その後、積層セラミックキャパシタのＬマージンとＷマージンを異ならせたパターンを含むスクリーンを用いて上記セラミックグリーンシート上にニッケル内部電極用導電性ペーストから内部電極を形成した後、３７０層に積層し、１０μｍから１００μｍまでカバー層の厚さを異ならせながらセラミック積層体を製造した。

次に、上記セラミック積層体を８５℃で１０００ｋｇｆ／ｃｍ^２（９８０６．６５Ｎ／ｃｍ^２）の圧力条件で等圧圧縮成形した。

次いで、圧着が完了されたセラミック積層体を個別のチップ状に切断し、切断されたチップに対して大気雰囲気下で２３０℃、６０時間維持して脱バインダーを行った。続けて、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯの平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍ（１．０１３２５×１０^−９〜１．０１３２５×１０^−８ｋＰａ）の酸素分圧の還元雰囲気下で焼成を行った。焼成後の誘電体層の厚さは、２．７μｍであり、誘電体層に用いられるセラミック粉末の焼成後の平均粒径は、０．２７μｍであり、焼成後のチップのサイズは、３．２ｍｍ×１．６ｍｍ×１．６ｍｍ（Ｌ×Ｗ×Ｔ）であった。

以後、外部電極形成工程、メッキ工程等を経て積層セラミックキャパシタを製作した。

上記積層セラミックキャパシタの試料は、マージン部の面積比に応じて多様に製作された。

下記表２は、積層本体の断面に対するマージン部の面積比による振動音、容量及びデラミネーション（Ｄｅｌａｍ．）の発生率を比較したもので、振動音（騒音）は、１２．５ＶのＤＣ電圧に３Ｖｐｐのパルス波を印加して無響室で測定したものであり、容量は、１ｋＨｚで各試料当たりの１００個のサンプルを測定したものであり、Ｄｅｌａｍ．の発生率は、１００個の試料に対して内部分析を行って示したものである。

※ＣＡ１：積層本体の第１の断面（Ｌ−Ｔ断面）の面積、ＭＡ１：第１のマージン部Ｍ_ＬＴの面積、ＣＡ２：積層本体の第２の断面（Ｗ−Ｔ断面）の面積、ＭＡ２：第２のマージン部Ｍ_ＷＴの面積、＊：比較例

上記表２を参照すると、試料１〜４、１４〜１７は、比較例であり、試料５〜１３は、実施例である。

本発明の実施例の試料５〜１３の振動音は、２７．５〜３３．９ｄＢで、比較例の試料１〜４の振動音より顕著に低いことが分かる。また、本発明の実施例の試料５〜１３では、デラミネーションの発生率が１０％と信頼性に優れており、容量は９．０９〜１２．３６μＦで９μＦ以上の容量の確保が可能であるため、高容量を実現することができる。

これに対し、比較例の試料１〜４では、容量が１２μＦ以上と高容量であるが、振動音が４３ｄＢ以上であり、デラミネーションの発生率も高い。比較例の試料１４〜１７では、デラミネーションの発生率が０％であり、振動音が２７ｄＢ以下と顕著に低いが、容量は急激に劣る。

以上のことから、本発明の実施例は、比較例と比較して振動音を顕著に低減させると共にデラミネーションの発生率を低くし高容量を実現することができることが分かる。

下記表３は、マージン部の各部分の面積比による振動音、容量及びデラミネーション（Ｄｅｌａｍ．）の発生率を比較したものである。

※Ａ１：第１の長さマージン部Ｍ_ＬＴ１の面積、Ｃ１：第１の厚さマージン部Ｍ_ＬＴ２の面積、Ｂ１：第１の幅マージン部Ｍ_ＷＴ１の面積、Ｃ２：第２の厚さマージン部Ｍ_ＷＴ２の面積、＊：比較例

上記表３を参照すると、試料２１、２２、２８〜３０は、比較例であり、試料２３〜２７は、実施例である。

本発明の実施例の試料２３〜２７の振動音は、３１〜３３．４ｄＢで、比較例の試料２１、２２、２８〜３０より顕著に低いことが分かる。また、実施例の試料２３〜２７では、デラミネーションの発生率が０％と信頼性に優れており、容量は１０．９２〜１１．４７μＦで約１１μＦ以上の容量の確保が可能であるため、高容量を実現することができる。

これに対し、比較例の試料２８〜３０では、容量が約１１．５μＦ以上と高容量であるが、振動音が４１ｄＢ以上であり、特に、試料２９及び３０では、デラミネーションの発生率が１０％以上と高い。比較例の試料２１及び２２では、振動音が４０ｄＢ以上であり、容量が１０．７μＦ以下と低く、特に、試料２１では、デラミネーションの発生率が１２％と信頼性が劣る。

以上のように、本発明の実施例は、比較例と比較して振動音を顕著に低減させると共にデラミネーションの発生率を低くし高容量を実現することができることが分かる。

以上、本発明の好ましい実施形態について詳述したが、これは、単なる例示に過ぎず、当該技術分野における通常の知識を有する者であれば、これから様々な変形及び均等な他の実施形態が可能であることを理解するはずである。よって、本発明の技術的保護範囲は、添付の特許請求の範囲により定められるべきである。

１００ 積層セラミックキャパシタ
１１０ 積層本体
１２０ 内部電極層
１２１、１２２ 第１及び第２の内部電極
１３０ 外部電極
１３１、１３２ 第１及び第２の外部電極

Claims (5)

1. 複数の誘電体層が厚さ方向に積層された積層本体と、
   前記積層本体の内部に形成され、前記誘電体層を介して対向して配置され一端が前記積層本体の対向する側面に交互に露出される第１及び第２の内部電極を含む内部電極層と、
   を含み、
   前記積層本体の長さ方向及び厚さ方向の断面から見るとき、前記積層本体の面積をＣＡ１とし、前記第１及び第２の内部電極が厚さ方向に重なる第１の容量形成部以外の部分である第１のマージン部の面積をＭＡ１とすると、ＣＡ１に対するＭＡ１の比（ＭＡ１／ＣＡ１）が０．０７〜０．２０である、積層セラミックキャパシタ。
2. 前記誘電体層の厚さは、３μｍ以下であり、前記誘電体層の厚さ方向で互いに隣り合う前記第１及び第２の内部電極間に配置されるグレインの数は、前記誘電体層の厚さ方向に１０個以上である、請求項１に記載の積層セラミックキャパシタ。
3. 前記誘電体層の厚さは、３μｍ以下であり、
   前記第１及び第２の内部電極間に配置されるグレインの数は、前記誘電体層の厚さ方向に１０個以上であり、
   前記第１のマージン部のうち、前記第１の容量形成部から長さ方向に伸びる部分である第１の長さマージン部の面積をＡ１とし、前記第１の容量形成部から厚さ方向に伸びる部分である第１の厚さマージン部の面積をＣ１とすると、Ａ１に対するＣ１の比（Ｃ１／Ａ１）が０．３５〜２．０である、請求項１に記載の積層セラミックキャパシタ。
4. 前記積層本体の幅方向及び厚さ方向の断面から見るとき、前記積層本体の面積をＣＡ２とし、前記第１及び第２の内部電極が厚さ方向に重なる第２の容量形成部以外の部分である第２のマージン部の面積をＭＡ２とすると、ＣＡ２に対するＭＡ２の比（ＭＡ２／ＣＡ２）が０．１０〜０．２８である、請求項３に記載の積層セラミックキャパシタ。
5. 前記誘電体層内のセラミック粉末の平均粒径は０．３μｍ以下である、請求項３に記載の積層セラミックキャパシタ。

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