KR101320166B1 - 세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 적층 세라믹 전자 부품 및 이의 제조방법 - Google Patents

세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 적층 세라믹 전자 부품 및 이의 제조방법 Download PDF

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Abstract

본 발명은 세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것으로, 본 발명에 따른 세라믹 전자부품용 세라믹 시트 제품은 세라믹층; 상기 세라믹층 상에 형성된 금속층; 및 상기 금속층과 접하며, 상기 금속층으로부터 상기 세라믹층 내부로 돌출된 금속 나노 구조물;을 포함한다. 본 발명에 따른 세라믹 전자부품용 세라믹 시트 제품을 이용한 적층 세라믹 전자 부품은 전극 간 거리가 줄어들어 전기용량이 증가하므로, 고용량 적층 세라믹 전자 부품을 제공할 수 있다.

Description

세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 적층 세라믹 전자 부품 및 이의 제조방법 {A Ceramic sheet product for ceramic electronic parts, multi-layer ceramic electronic parts using the same and a manufacturing method thereof}
본 발명은 세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 고용량의 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체 층의 두께가 얇아지면서 적층수가 늘어나는 적층 세라믹 전자 부품들이 제조되고 있다.
하지만, 보다 큰 정전 용량을 가진 적층 세라믹 전자부품을 위해서는 새로운 기술을 통해 세라믹과 내부 전극층 사이의 구조를 보다 효율적으로 디자인 해야 할 필요가 있다.
이러한 요구에 맞추어, 지금까지 전극의 표면적을 증가시키는 동시에 전극 간의 간격을 줄이는 노력들이 지속되어 왔다.
본 발명은 세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 고용량의 적층 세라믹 전자 부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 세라믹층; 상기 세라믹층 상에 형성된 금속층; 및
상기 금속층과 접하며, 상기 금속층으로부터 상기 세라믹층 내부로 돌출된 금속 나노 구조물;을 포함하는 세라믹 전자부품용 세라믹 시트 제품을 제공한다.
상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이보다 작을 수 있다.
또한, 상기 금속 나노 구조물은 원기둥 형상일 수 있으며, 그 단면이 별 모양일 수 있다.
상기 금속 나노 구조물은 상기 금속층과 동종의 재질일 수 있다.
본 발명의 다른 실시형태는 금속 나노 구조물을 마련하는 단계; 상기 금속 나노 구조물을 세라믹층이 형성된 세라믹 그린 시트에 세라믹층 내부로 돌출되도록 전사(transfer) 하는 단계; 및 상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 금속층을 형성하는 단계;를 포함하는 세라믹 전자부품용 세라믹 시트 제품의 제조방법을 제공한다.
상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이보다 작을 수 있다.
상기 금속 나노 구조물을 마련하는 단계는 고분자 매트릭스(matrix) 상에 나노 임프린팅(nanoimprinting) 방법으로 패터닝(patterning)한 후 금속 나노 구조물을 성장시켜 수행될 수 있다.
상기 금속 나노 구조물을 성장시키는 단계는 전기화학법 또는 증착법으로 수행될 수 있다.
상기 금속 나노 구조물은 상기 금속층과 동종의 재질일 수 있다.
본 발명의 다른 실시형태는 복수의 유전체층과 복수의 내부전극층이 교대로 적층된 세라믹 소체; 상기 내부전극층과 접하며, 상기 내부전극층으로부터 상기 유전체층 내부로 돌출된 금속 나노 구조물; 및 상기 세라믹 소체의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이보다 작을 수 있다.
또한, 상기 금속 나노 구조물은 원기둥 형상일 수 있으며, 그 단면이 별 모양일 수 있고, 상기 금속층과 동종의 재질일 수 있다.
한편, 본 발명의 다른 실시형태는 금속 나노 구조물을 마련하는 단계; 상기 금속 나노 구조물을 유전체층이 형성된 세라믹 그린 시트에 유전체층 내부로 돌출되도록 전사(transfer) 하는 단계; 상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 내부전극층을 마련하는 단계; 상기 유전체층, 유전체층 상에 형성된 내부전극층 및 내부전극층과 접하면서 유전체층 내부로 돌출된 금속 나노 구조물이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 압착 및 절단하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이보다 작을 수 있다.
상기 금속 나노 구조물을 성장시키는 단계는 전기화학법 또는 증착법으로 수행될 수 있다.
상기 금속 나노 구조물을 마련하는 단계는 고분자 매트릭스(matrix) 상에 나노 임프린팅(nanoimprinting) 방법으로 패터닝(patterning)한 후 금속 나노 구조물을 성장시켜 수행될 수 있다.
상기 금속 나노 구조물은 상기 금속층과 동종의 재질일 수 있다.
본 발명에 따른 세라믹 전자부품용 세라믹 시트 제품 및 이를 이용한 고용량의 세라믹 전자 부품은 내부전극 간의 간격이 줄어 들어 전기용량이 증가하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품의 제조 공정도이다.
도 3은 본 발명의 일 실시예에 따른 금속 나노 구조물을 제조하는 공정 흐름도이다.
도 4는 나노 임프린트 리소그래피(NIL) 후의 고분자 매트릭스(a) 및 금속 나노 구조물(b,c)의 주사전자현미경(SEM) 사진이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 B-B'를 따라 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품(10)은, 세라믹층(1), 상기 세라믹층 상에 형성된 금속층(2) 및 상기 금속층(2)과 접하며, 상기 금속층(2)으로부터 상기 세라믹층(1) 내부로 돌출된 금속 나노 구조물(3)을 포함할 수 있다.
본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품(10)은 적층 세라믹 전자부품의 제조에 사용되기 전 상태로서, 캐리어 필름(4) 상에 형성되어 완성될 수 있다.
상기 세라믹층(1)은 일반적으로 사용되는 재료라면 제한이 없으며, 예를 들어, 티탄산바륨(BaTiO3) 등으로 형성될 수 있으며, 그 두께는 2 μm 이하로 형성될 수 있다.
상기 금속층(2)은 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 2개 이상의 물질을 혼합하여 형성될 수 있다.
상기 금속층(2)의 두께는 0.3 내지 1.0 μm로 형성될 수 있다.
본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품(10)은 상기 금속층(2)과 접하며, 상기 금속층(2)으로부터 상기 세라믹층(1) 내부로 돌출된 금속 나노 구조물(3)을 포함할 수 있다.
상기 금속 나노 구조물(3)의 높이는 본 발명의 일 실시예에 따라 다양하게 변할 수 있으나, 상기 세라믹층(1)의 높이보다 작을 수 있다.
상기 세라믹 시트 제품을 적층할 경우, 상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이와 동일할 경우 상기 세라믹층과 접하는 하부 금속층(도시되지 않음)과 만나 쇼트를 일으킬 수 있어 상기 세라믹층의 높이보다 작게 형성할 수 있다.
또한, 상기 금속 나노 구조물(3)은 쇼트 방지를 위해, 상기 세라믹층(1)의 두께보다 작은 2 μm 미만의 높이로 형성될 수 있다.
또한, 상기 금속 나노 구조물(3)은 그 형상에 있어서 제한이 없으며, 예를 들어, 원기둥 형상일 수 있으며, 그 단면이 별 모양일 수 있다.
특히, 상기 금속 나노 구조물(3)의 단면이 별 모양인 기둥 형상일 경우, 금속의 표면적이 더욱 증가하여 전기용량의 상승 효과가 더 클 수 있다.
또한, 상기 금속 나노 구조물(3)의 재질은 일반적인 금속이라면 제한 없이 사용가능하나, 상기 금속층(2)과 동종의 재질일 수 있다.
본 발명의 일 실시예에 따르면, 상기 세라믹 시트 제품(10)이 상기 금속 나노 구조물(3)을 포함함으로써, 금속의 표면적이 증가하므로, 상기 금속층(2)과 동종의 재질로 형성될 수 있다.
특히, 전기용량의 상승 효과를 극대화하기 위해, 상기 금속 나노 구조물(3)은 상기 금속층(2)의 재질과 동일한 것으로 형성될 수 있다.
한편, 상기 금속 나노 구조물(3)의 형성 위치는 특별히 제한되지 않으며, 예를 들어, 세라믹 시트 제품(10)이 적층될 경우, 세라믹층(1)의 상부 및 하부에 형성되는 금속층(2) 각각에 접하며, 상기 각각의 금속층(2)으로부터 상기 세라믹층(1) 내부로 돌출될 수 있다.
이 경우, 쇼트 방지를 위해 상기 금속 나노 구조물(3)이 상기 세라믹층(1) 내부에서 서로 만나지 않아야 함은 물론이다.
본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품(10)은 상기 금속층(2)에서 상기 세라믹층(1) 내부로 돌출된 금속 나노 구조물(3)을 포함함으로써, 상기 제품을 적층할 경우 금속층 간의 간격이 줄어들어 전기용량이 증가할 수 있다.
전기용량은 아래의 식으로부터 얻어질 수 있다.
Figure 112011029733729-pat00001

여기서, C 는 전기용량, ε은 유전율, A는 금속의 표면적, d는 금속층 간
의 간격이다.
즉, 전기용량은 상기의 식으로부터 금속층 간의 간격 d가 줄어들수록, 금속의 표면적 A가 증가할수록 증가한다는 것을 알 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 상기 제품을 적층할 경우 금속층 간의 간격이 줄어들어 전기용량이 증가할 수 있는 것이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품의 제조 공정도이다.
도 3은 본 발명의 일 실시예에 따른 금속 나노 구조물을 제조하는 공정 흐름도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품의 제조방법은 금속 나노 구조물(13)을 마련하는 단계(S1); 상기 금속 나노 구조물(13)을 세라믹층이 형성된 세라믹 그린 시트에 세라믹층 내부로 돌출되도록 전사(transfer) 하는 단계(S2); 및 상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 금속층을 형성하는 단계(S3);를 포함할 수 있다.
본 발명의 일 실시예에 따른 세라믹 전자부품용 세라믹 시트 제품의 제조방법은 우선 고분자 매트릭스(matrix)(12) 상에 나노 임프린팅(nanoimprinting) 방법으로 패터닝(patterning)한 후 금속 나노 구조물을 성장시켜 금속 나노 구조물을 마련할 수 있다(S1).
상기 금속 나노 구조물(13)을 마련하는 공정 흐름도가 도 3에 나타나 있다.
도 3을 참조하면, 금속 나노 구조물을 마련하는 공정은 나노 임프린팅 방법에 의해 수행될 수 있다.
구체적으로, 기판(11) 표면 상에 고분자 매트릭스(12)를 코팅한다.
상기 고분자 매트릭스(12)는 특별히 제한되지 않으며, 예를 들어 폴리메틸메타크릴레이트(PMMA) 일 수 있다.
다음으로, 상기 기판 표면 상의 고분자 매트릭스에 대해 나노 임프린트 리소그래피(Nanoimprint lithography, NIL) 기술로 패터닝한다.
구체적으로, 폴리메틸메타크릴레이트의 유리전이온도 이상의 고온 조건인 140 내지 180℃의 온도에서 요철 형태의 스탬프를 이용하여 고압으로 누른 후 100℃ 이하로 냉각시켜 분리한다.
이에 따라, 나노 패턴이 기판 상에 상기 요철 형태가 반영된 음각 형태로 전사된다.
이어서 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 등의 금속 중 하나 또는 둘 이상이 결합된 금속을 상기 기판(1) 상면 전체에 대해 고르게 형성하여 금속 나노 구조물(13)을 성장시킨다.
상기 금속 나노 구조물(13)을 성장시키는 방법은 특별히 제한되지 않으며, 예를 들어, 전기화학법 또는 증착법으로 수행될 수 있다.
상기 공정 이후, 열경화 및 에칭 과정을 거쳐 나노 패턴을 제외한 고분자 매트릭스(12)를 제거한다.
이로써, 기판(11) 상에 형성된 금속 나노 구조물(13)을 마련할 수 있다.
도 4는 나노 임프린트 리소그래피(NIL) 후의 고분자 매트릭스(a) 및 금속 나노 구조물(b, c)의 주사전자현미경(SEM) 사진이다.
도 4를 참조하면, 도 4의 (a)에 기판 상의 고분자 매트릭스에 대해 나노 임프린트 리소그래피(NIL)가 수행된 후의 SEM 이미지가 나타나 있으며, 고분자 매트릭스에 나노 패턴이 음각 형태로 전사되어 있음을 알 수 있다.
또한, 기판 상에 금속 나노 구조물이 형성된 SEM 이미지가 도 4의 (b) 및 (c)에 나타나 있다.
다음으로, 상기 금속 나노 구조물(13)을 세라믹층이 형성된 세라믹 그린 시트에 세라믹층 내부로 돌출되도록 전사(transfer)할 수 있다(S2).
세라믹층이 형성된 세라믹 그린 시트는 공지된 방법으로 제작될 수 있다.
상기 금속 나노 구조물(13)은 그 높이가 세라믹층의 높이보다 작도록 미리 설계되어 형성되므로, 세라믹층이 형성된 하부 캐리어 필름과는 만나지 않게 된다.
상기 공정 후, 기판(11)을 제거함으로써, 금속 나노 구조물(13)이 세라믹층 내부로 돌출되어 형성된 세라믹 그린 시트가 마련될 수 있다.
다음으로, 상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 금속층을 형성할 수 있다(S3).
상기 금속층의 형성은 일반적인 방법으로 수행될 수 있으며, 예를 들어, 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 형성할 수 있다.
세라믹 시트 제품의 제조방법을 제외한 특징은 상술한 본 발명의 일 실시예의 세라믹 시트 제품의 특징과 동일하다.
도 5는 본 발명의 일실시예에 따른 적층 세라믹 캐패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 B-B'를 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 복수의 유전체층(1)과 복수의 내부전극층(2)이 교대로 적층된 세라믹 소체(5); 상기 내부전극층(2)과 접하며, 상기 내부전극층(2)으로부터 상기 유전체층(1) 내부로 돌출된 금속 나노 구조물(3); 및 상기 세라믹 소체(5)의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극(6a, 6b);을 포함할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품 중 특히, 적층 세라믹 캐패시터(100)에 대해 설명하나, 이에 제한되는 것은 아니다.
또한, 세라믹 시트 제품의 세라믹층은 적층 세라믹 전자 부품에서 유전체층으로, 세라믹 시트 제품의 금속층은 적층 세라믹 전자 부품에서 내부전극층으로 표시하기로 하며, 동일 대상의 다른 표현일 뿐이다.
본 발명의 일 실시예에 따른 적층 세라믹 캐패시터(100)는 복수의 유전체층(1)과 복수의 내부전극층(2)이 교대로 적층된 세라믹 소체(5)와 상기 세라믹 소체(5)의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극(6a, 6b)을 포함할 수 있다.
특히, 상기 내부전극층(2)과 접하며, 상기 내부전극층(2)으로부터 상기 유전체층(1) 내부로 돌출된 금속 나노 구조물(3)을 포함할 수 있다.
도 6에 도시된 바와 같이, 상기 세라믹 소체(5)는 그 내부에 복수의 유전체층(1)과 복수의 내부전극층(2) 뿐만 아니라, 상기와 같은 금속 나노 구조물(3)을 포함하여 적층될 수 있다.
이로 인하여, 상기 내부전극 간의 간격이 줄어들어 전기용량이 증가하게 된다.
즉, 본 발명의 일 실시예에 따르면, 상기 유전체층(1)과 내부전극층(2)의 계면에서 상기 내부전극층(2)과 접하며, 상기 내부전극층(2)에서 상기 유전체층(1) 내부로 돌출된 금속 나노 구조물(3)이 형성되고, 상기 층들이 교대로 적층됨으로 인해, 고용량의 적층 세라믹 캐패시터를 제공할 수 있다.
금속 나노 구조물(3)의 높이, 재질 및 형상 등은 상술한 세라믹 시트 제품에서의 특징과 동일하며, 여기서는 생략하도록 한다.
또한, 유전체층 및 내부전극층의 재질 및 두께 등은 특별히 제한되지 않으며, 상술한 세라믹 시트 제품에서의 설명과 동일하다.
도 7은 본 발명의 일실시예에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조방법은 금속 나노 구조물을 마련하는 단계; 상기 금속 나노 구조물을 유전체층이 형성된 세라믹 그린 시트에 유전체층 내부로 돌출되도록 전사(transfer)하는 단계; 상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 내부전극층을 형성하는 단계; 상기 유전체층, 유전체층 상에 형성된 내부전극층 및 내부전극층과 접하면서 유전체층 내부로 돌출된 금속 나노 구조물이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 압착 및 절단하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함할 수 있다.
이하에서는 상술한 본 발명의 일 실시예인 세라믹 시트 제품의 제조방법에 관한 설명과 중복되는 부분은 생략하고, 적층 세라믹 전자부품 중 특히 적층 세라믹 캐패시터의 제조방법을 설명하도록 한다.
먼저, 세라믹층(1), 상기 세라믹층 상에 형성된 금속층(2) 및 상기 금속층(2)과 접하며, 상기 금속층(2)으로부터 상기 세라믹층(1) 내부로 돌출된 금속 나노 구조물(3)을 포함하는 복수 개의 그린시트를 마련한다.
상기 복수 개의 그린시트를 캐리어 필름(4)으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성한다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 캐패시터 본체를 제조하게 된다.
이후 가소, 소성, 연마, 외부전극 및 도금 공정 등을 거쳐 적층 세라믹 캐패시터가 완성된다.
이하, 비교예 및 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 적층 세라믹 캐패시터(실시예) 및 종래 기술에 따른 적층 세라믹 캐패시터(비교예)를 하기와 같이 제조하였다.
실시예는 우선 폴리메틸메타크릴레이트(PMMA)가 코팅된 기판 표면 상의 고분자 매트릭스에 대해 나노 임프린트 리소그래피(Nanoimprint lithography, NIL) 기술로 패터닝하였다.
다음으로, 니켈 금속을 증착법에 의해 패터닝된 상기 표면에 도포하고 상기 금속을 성장시킨 후, 열경화 및 에칭 공정을 거쳐 400 nm 높이를 갖는 금속 나노 구조물을 형성하였다.
그 다음, 두께 600 nm의 세라믹층이 형성된 세라믹 그린시트를 마련한 후, 상기 금속 나노 구조물을 스크린 프린팅법으로 세라믹 그린 시트에 세라믹층 내부로 돌출되도록 형성하였다.
상기 세라믹층은 티탄산바륨(BaTiO3) 분말을 이용하여 통상적인 방법으로 형성하였으며, 상기 금속 나노 구조물은 그 높이가 세라믹층의 높이보다 작으므로, 세라믹층이 형성된 하부 캐리어 필름과는 만나지 않게 된다.
상기 공정 후, 기판을 제거하고, 상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 금속층을 일반적인 방법으로 형성하였다.
상기 금속층은 세라믹층 내부로 돌출된 니켈 나노 구조물과 동일한 재질인 도전성 니켈 페이스트를 도포하여 형성하였으며, 니켈 나노 구조물과 접하게 된다.
상기 세라믹 그린시트를 적층 한 후 압착, 절단, 소성 등의 공정을 거쳐 본 발명의 일 실시예인 적층 세라믹 캐패시터를 제작하였다.
비교예는 종래의 적층 세라믹 캐패시터와 동일하며, 금속 나노 구조물을 포함하지 않는 것으로서, 적층 세라믹 캐패시터의 크기 및 두께 등의 다른 조건은 실시예와 동일하게 제조하였다.
상기 실시예 및 비교예인 적층 세라믹 캐패시터 내부의 유전체층의 두께가 600 nm 이고, 내부전극층 두께는 1 μm 이며, 가로 600 nm 및 세로 2 mm 인 하나의 유닛을 각각 떼어서 시뮬레이션함으로써, 전기용량을 비교하였다.
실시예의 경우, 상기 600 nm 두께의 유전체층의 내부로 돌출된 400 nm 두께의 니켈 나노 구조물이 유전체층과 내부전극층의 계면에서 유전체층 내부로 돌출되어 형성되어 있다.
시뮬레이션은 하기의 식들로부터 시작하여 최종적으로 전기용량을 구하도록 수행되었다.
Figure 112011029733729-pat00002
Figure 112011029733729-pat00003

상기 식에서, W는 에너지 밀도이고, E는 전기장, dv는 미분 부피 성분이며, ε은 유전율이다.
인가 전압 0.1 V에 대하여 상기 식을 계산한 결과, 비교예의 W는 1.77×10-14[J]이고, 실시예의 W는 5.12×10-14[J]로 얻어졌다.
상기 각 W 값을 상술한 전기용량 식에 대입하여 구한 결과는 아래 표와 같다.
Figure 112011029733729-pat00004
 정전용량[F]
비교예 2×1.77×10-14/0.12 3.54×10-12
실시예 2×5.12×10-14/0.12 10.23×10-12
상기와 같은 시뮬레이션 결과, 본 발명의 일 실시예에 따르면, 비교예에 비하여 전기용량이 290% 증가하였음을 알 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터는 종래에 비해 전극 간 거리가 줄어들어 전기용량이 증가한다는 것을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체(세라믹)층 2: 내부전극(금속)층
3, 13: 금속 나노 구조물 4: 캐리어 필름
5: 세라믹 소체 6a, 6b: 외부전극
10: 세라믹 시트 제품 11: 기판
12: 고분자 매트릭스 14: 세라믹 그린 시트
100: 적층 세라믹 캐패시터

Claims (20)

  1. 세라믹층;
    상기 세라믹층 상에 형성된 금속층; 및
    상기 금속층과 접하며, 상기 금속층으로부터 상기 세라믹층 내부로 돌출된 금속 나노 구조물;
    을 포함하는 세라믹 전자부품용 세라믹 시트 제품.
  2. 제1항에 있어서,
    상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이보다 작은 세라믹 전자부품용 세라믹 시트 제품.
  3. 제1항에 있어서,
    상기 금속 나노 구조물은 원기둥 형상인 세라믹 전자부품용 세라믹 시트 제품.
  4. 제1항에 있어서,
    상기 금속 나노 구조물의 단면이 별 모양인 세라믹 전자부품용 세라믹 시트 제품.
  5. 제1항에 있어서,
    상기 금속 나노 구조물은 상기 금속층과 동종의 재질인 세라믹 전자부품용 세라믹 시트 제품.
  6. 금속 나노 구조물을 마련하는 단계;
    상기 금속 나노 구조물을 세라믹층이 형성된 세라믹 그린 시트에 세라믹층 내부로 돌출되도록 전사(transfer) 하는 단계; 및
    상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 금속층을 형성하는 단계;
    를 포함하는 세라믹 전자부품용 세라믹 시트 제품의 제조방법.
  7. 제6항에 있어서,
    상기 금속 나노 구조물의 높이는 상기 세라믹층의 높이보다 작은 세라믹 전자부품용 세라믹 시트 제품의 제조방법.
  8. 제6항에 있어서,
    상기 금속 나노 구조물을 마련하는 단계는 고분자 매트릭스(matrix) 상에 나노 임프린팅(nanoimprinting) 방법으로 패터닝(patterning)한 후 금속 나노 구조물을 성장시켜 수행되는 세라믹 전자부품용 세라믹 시트 제품의 제조방법.
  9. 제8항에 있어서,
    상기 금속 나노 구조물은 전기화학법 또는 증착법으로 성장되는 세라믹 전자부품용 세라믹 시트 제품의 제조방법.
  10. 제6항에 있어서,
    상기 금속 나노 구조물은 상기 금속층과 동종의 재질인 세라믹 전자부품용 세라믹 시트 제품의 제조방법.
  11. 복수의 유전체층과 복수의 내부전극층이 교대로 적층된 세라믹 소체;
    상기 내부전극층과 접하며, 상기 내부전극층으로부터 상기 유전체층 내부로 돌출된 금속 나노 구조물; 및
    상기 세라믹 소체의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극;
    을 포함하는 적층 세라믹 전자부품.
  12. 제11항에 있어서,
    상기 금속 나노 구조물의 높이는 상기 유전체층의 높이보다 작은 적층 세라믹 전자부품.
  13. 제11항에 있어서,
    상기 금속 나노 구조물은 원기둥 형상인 적층 세라믹 전자부품.
  14. 제11항에 있어서,
    상기 금속 나노 구조물의 단면이 별 모양인 적층 세라믹 전자부품.
  15. 제11항에 있어서,
    상기 금속 나노 구조물은 상기 내부전극층과 동종의 재질인 적층 세라믹 전자부품.
  16. 금속 나노 구조물을 마련하는 단계;
    상기 금속 나노 구조물을 유전체층이 형성된 세라믹 그린 시트에 유전체층 내부로 돌출되도록 전사(transfer) 하는 단계;
    상기 세라믹 그린 시트 상에 상기 금속 나노 구조물과 접하도록 내부전극층을 마련하는 단계;
    상기 유전체층, 유전체층 상에 형성된 내부전극층 및 내부전극층과 접하면서 유전체층 내부로 돌출된 금속 나노 구조물이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계;
    상기 적층체를 압착 및 절단하여 그린 칩을 제조하는 단계; 및
    상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;
    를 포함하는 적층 세라믹 전자부품 제조방법.
  17. 제16항에 있어서,
    상기 금속 나노 구조물의 높이는 상기 유전체층의 높이보다 작은 적층 세라믹 전자부품 제조방법.
  18. 제16항에 있어서,
    상기 금속 나노 구조물을 마련하는 단계는 고분자 매트릭스(matrix) 상에 나노 임프린팅(nanoimprinting) 방법으로 패터닝(patterning)한 후 금속 나노 구조물을 성장시켜 수행되는 적층 세라믹 전자부품 제조방법.
  19. 제18항에 있어서,
    상기 금속 나노 구조물은 전기화학법 또는 증착법으로 성장되는 적층 세라믹 전자부품 제조방법.
  20. 제16항에 있어서,
    상기 금속 나노 구조물은 상기 내부전극층과 동종의 재질인 적층 세라믹 전자부품 제조방법.
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