KR20210074610A - 적층 세라믹 전자부품 및 이의 제조 방법 - Google Patents

적층 세라믹 전자부품 및 이의 제조 방법 Download PDF

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KR20210074610A KR1020190165448A KR20190165448A KR20210074610A KR 20210074610 A KR20210074610 A KR 20210074610A KR 1020190165448 A KR1020190165448 A KR 1020190165448A KR 20190165448 A KR20190165448 A KR 20190165448A KR 20210074610 A KR20210074610 A KR 20210074610A
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송영아
최봉규
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따르면, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디; 상기 세라믹 바디의 제5면 및 제6면 상에 각각 배치되고, 제1 도전성 금속을 포함하는 제1 및 제2 도전층; 및 제2 도전성 금속을 포함하며 상기 제1 및 제2 도전층을 덮도록 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 및 제2 도전층은 망상 구조인 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품 및 이의 제조 방법{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREOF}
본 발명은 적층 세라믹 전자부품 및 이의 제조 방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부 전극 역시 박층화되고 있다.
상기 외부 전극을 형성하기 위해 종래에는 도전성 금속 및 글라스와 유기 용제 등을 혼합하여 외부전극 페이스트를 제조하고, 세라믹 바디의 양 단면에 상기 외부 전극 페이스트를 도포한 후 이를 소결하여 제조하였다.
그러나 외부 전극 페이스트의 점도가 높아 도포 두께를 일정 수준이하로 낮추기 어려우며, 페이스트의 점도를 낮출 경우 상안정성의 문제가 발생할 수 있고, 외부전극 페이스트에 사용되는 금속 파우더의 크기를 소형화 하는 것 또한 어려운 문제점이 있다.
특히, 상기 적층 세라믹 전자부품이 소형화 및 대용량화됨에 따라 외부 전극의 두께를 얇게 형성할 필요성이 제기되고 있다. 하지만 외부 전극의 두께를 줄이는 경우 내부 전극과의 접촉성이 저하되는 문제점이 있으며, 얇은 외부 전극으로 인하여 외부의 물리적, 화학적 충격에 취약한 구조를 가지게 되며, 기계적 강도가 저하되는 문제점이 있다.
본 발명의 일 목적은 내부 전극과 외부 전극의 접촉성이 개선된 적층 세라믹 전자부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 내부 전극과 외부 전극 간의 결합력을 향상된 적층 세라믹 전자부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기계적 강도가 개선된 적층 세라믹 전자부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디; 상기 세라믹 바디의 제5면 및 제6면 상에 각각 배치되고, 제1 도전성 금속을 포함하는 제1 및 제2 도전층; 및 제2 도전성 금속을 포함하며 상기 제1 및 제2 도전층을 덮도록 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 및 제2 도전층은 망상 구조인 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층된 세라믹 바디의 상기 제1 및 제2 내부 전극의 단부에 유기 금속을 도포하고 열처리하여 제1 및 제2 도전층을 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 두께가 얇으면서도 내부 전극과 외부 전극 간의 접촉성을 향상시킬 수 있는 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 내부 전극과 외부 전극 간의 결합력이 향상된 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 기계적 강도를 개선한 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2 및 도 3은 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 4는 도 1의 I-I' 단면도이다.
도 5는 도 1의 A 영역의 확대도이다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 7은 도 6의 I-I' 단면도이다.
도 8은 도 7의 B 영역의 확대도이다.
도 9는 본 발명의 일 실시예에 따른 제1 및 제2 도전층을 촬영한 SEM 이미지이다.
도 10은 본 발명의 일 실시예에 의한 적층 세라믹 전자부품의 외부 전극에 대한 SEM-EDS 분석 결과이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 제1 방향(X 방향)으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제1 및 제2 면(S1, S2)을 포함하고, 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 제3 방향(Z 방향)으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디(110); 상기 세라믹 바디(110)의 제5면(S5) 및 제6면(S6) 상에 각각 배치되고, 제1 도전성 금속을 포함하는 제1 및 제2 도전층(141, 142); 및 제2 도전성 금속을 포함하며 상기 제1 및 제2 도전층(141, 142)을 덮도록 배치되는 제1 및 제2 외부 전극(131, 132);을 포함할 수 있다.
이 때, 상기 제1 및 제2 도전층(141, 142)은 망상 구조일 수 있다. 본 명세서에서 「망상 구조」란, 3차원 그물 구조를 의미할 수 있으며, 상기 3차원 구조란 2차원으로 얽힌 각각의 기본 단위들이 다시 3차원으로 얽혀 최종적으로 3차원 네트워크 구조를 가지는 것을 의미할 수 있다. 상기 「얽힌」은 2가닥 이상이 물리적 접촉을 통해 서로 교차하고 있는 것을 의미할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 제1 및 제2 도전층(141, 142)이 망상 구조를 가짐으로써 후술하는 바와 같이 내부 전극과 외부 전극의 접촉성을 개선하고, 결합 강도를 향상시킬 수 있다.
본 발명의 일 실시예에서, 세라믹 바디(110)는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 제3 방향(Z 방향)으로 적층되도록 배치되는 용량 형성부를 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 세라믹 바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2면(S1, S2)과 연결되고 제3 및 제4면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6면(S5, S6)을 가질 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
상기 용량 형성부는 유전체층(111) 및 내부 전극(121, 122)이 제3 방향(Z 방향)으로 교대로 적층되어 있을 수 있다. 용량 형성부를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 적층 세라믹 전자부품은 복수의 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 일 면(S5)으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 일 면(S5)으로 노출되는 부분이 제1 도전층(141)과 연결될 수 있다. 상기 제2 내부 전극(122)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 타 면(S6)으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 타 면(S6)으로 노출되는 부분이 제2 도전층(142)과 연결될 수 있다. 상기 제1 및 제2 도전층은 제1 도전성 금속이 망상 구조를 형성하고 있을 수 있으며, 상기 제1 도전성 금속이 상기 제1 및 제2 내부 전극(121, 122)과 연결되어 있을 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품은, 용량 형성부의 제2 방향(Y 방향)의 양면에 마진부가 배치될 수 있다. 상기 마진부는 상기 용량 형성부의 제1 및 제3 방향(X 방향 및 Z 방향)과 수직인 제2 방향(Y 방향)의 양 면에 각각 배치될 수 있다. 상기 마진부는 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 마진부는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다. 상기 마진부를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 용량 형성부에 포함되는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하거나 또는 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 용량 형성부의 제2 방향(Y 방향)의 양 면에 부착하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 커버부를 포함할 수 있다. 상기 커버부는 용량 형성부의 제3 방향(Z 방향)의 양면에 배치될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 최외곽에 배치될 수 있다. 상기 커버부는 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에 배치될 수 있다. 이때, 커버부는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다. 상기 커버부는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명의 일 실시형태에서, 제1 및 제2 도전층(141, 142)의 망상 구조는, 나노 구조체 형태의 제1 도전성 금속이 불규칙적으로 배치된 매트릭스 구조일 수 있다. 본 명세서에서 「나노 구조체」란, 길이, 폭 및 높이가 각각 단분자 크기 이상인, 1 nm 내지 10 μm의 크기를 가지는 미세 구조물을 의미할 수 있다. 상기 나노 구조체는 1차원, 2차원 및/또는 3차원 구조를 가지는 구조체를 모두 포함하는 개념일 수 있다. 상기 나노 구조체는 나노입자(nanoparticle), 나노선(nanowire), 나노막대(nanorod), 나노시트(nanosheet), 나노벨트(nanobelt), 나노디스크(nanodisk), 나노튜브(nanotube) 및 나노테트라포드(nanotetrapod)로 이루어진 군에서 선택되는 하나 이상일 수 있으나, 이에 제한되는 것은 아니다. 본 실시형태에 따른 제1 및 제2 도전층(141, 142)의 망상 구조는 후술하는 바와 같이 유기 금속액을 열처리하여 형성되며, 제1 도전성 금속이 방향성 없이 석출 및/또는 성장하여 형성되므로, 상기 무작위로 선택된 나노 구조체가 불규칙적으로 매트릭스 구조를 형성할 수 있다. 따라서 상기 제1 및 제2 도전층(141, 142)이 제1 도전성 금속이 뷸규칙적으로 배치된 매트릭스 구조를 가짐으로써 앵커링 효과를 가질 수 있으며, 상기 제1 및 제2 도전층(141, 142)을 덮도록 배치되는 외부 전극 과의 접촉 면적을 극대화하여 결합력을 향상시킬 수 있다.
하나의 예시에서, 본 발명의 제1 및 제2 도전층(141, 142)은 망상 구조의 내부에 제2 도전성 금속이 분산되어 배치될 수 있다. 상기 제1 및 제2 도전층(141, 142)은 전술한 바와 같이 3차원 매트릭스 형상의 구조를 이루게 되며, 제1 도전성 금속이 배치되지 않은 부분에 공극이 존재한다. 상기 제1 및 제2 도전층(141, 142) 상에 후술하는 바와 같이 외부 전극을 형성하는 경우, 외부 전극 페이스트는 상기 공극 내로 침투할 수 있다. 이후 상기 외부 전극 페이스트가 소성 및/또는 경화 되면, 외부 전극 페이스트 내에 포함되는 제2 도전성 금속은 상기 공극 내부에 분산되어 배치된다. 이와 같이 제1 도전성 금속이 형성하는 망상 구조의 내부에 제2 도전성 금속이 분산되어 배치되는 경우, 상기 제1 도전성 금속과 제2 도전성 금속 간의 터널링 효과로 내부 전극과 외부 전극의 연결성이 더욱 개선될 수 있다.
다른 예시에서, 본 발명의 제1 및 제2 도전층(141, 142)은 기공율이 0.2 내지 0.9의 범위 내일 수 있다. 본 명세서에서 기공율 전체 면적 대비 기공이 차지하는 면적을 비율로 나타낸 값을 의미할 수 있다. 상기 기공도는 전자주사현미경 분석, 또는 BET 법 등을 통하여 구할 수 있으며, 예를 들어, 제1 및 제2 도전층(141, 142)의 XY 단면을 주사전자현미경(SEM, Jeol사의 JSM-7400F)을 이용하여 촬영한 후 이미지 분석 프로그램(Mediacybernetics社의 이미지프로 플러스 ver 4.5)을 이용하여 계산한 값일 수 있다. 상기 기공율은 0.20 이상, 0.22 이상, 0.24 이상 또는 0.25 이상일 수 있으며, 0.90 이하, 0.89 이하, 0.88 이하, 0.87 이하, 0.86 이하 또는 0.85 이하일 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 및 제2 도전층(141, 142)의 기공율은 전술한 망상 구조를 통해 구현될 수 있다.
본 발명의 일 예시에서, 제1 및 제2 도전층(141, 142)은 용량 형성부를 덮도록 배치될 수 있다. 도 2 및 도 4를 참조하면, 상기 제1 및 제2 도전층(141, 142)은 가장 외곽의 내부 전극을 모두 덮도록 배치될 수 있으며, 실질적으로 용량 형성부에 해당하는 면적 보다 넓은 면적을 덮도록 배치될 수 있다. 상기 제1 및 제2 도전층(141, 142)이 대면적을 커버하도록 형성되는 경우, 후술하는 유기 금속의 도포 공정을 단일 단계로 수행이 가능하여 제조 공정의 효율성을 개선할 수 있다.
본 발명의 다른 예시에서, 제1 도전층(241)은 복수의 제1 도전층으로 이루어지고, 제2 도전층(242)은 복수의 제2 도전층으로 이루어지며, 상기 복수의 제1 도전층은 각각 상기 세라믹 바디의 제5면으로 노출되는 제1 내부 전극을 덮도록 배치되고, 상기 복수의 제2 도전층은 각각 상기 세라믹 바디의 제6면으로 노출되는 제2 내부 전극을 덮도록 배치될 수 있다. 도 6 내지 도 8은 본 예시에 따른 적층 세라믹 전자부품의 세라믹 바디(210)를 나타낸 도면이다. 도 6 내지 도 8을 참조하면, 제1 도전층(241)은 상기 세라믹 바디(210)에서 제1 내부 전극(221)이 노출되는 복수의 위치에 배치될 수 있으며, 2 이상의 제1 도전층(241)이 배치되거나 또는 제1 내부 전극(221)과 동일한 개수의 제1 도전층(241)이 배치될 수 있다. 또한, 제2 도전층(242)은 상기 세라믹 바디(210)에서 제2 내부 전극(222)이 노출되는 복수의 위치에 배치될 수 있으며, 2 이상의 제2 도전층(242)이 배치되거나 또는 제2 내부 전극(222)과 동일한 개수의 제2 도전층(242)이 배치될 수 있다. 상기와 같이 제1 및 제2 내부 전극(221, 222)에 대응되는 위치에 복수개의 제1 및 제2 도전층(241, 242)이 배치되는 경우, 상기 제1 및 제2 도전층(241, 242)과 제1 및 제2 외부 전극(231, 232)의 접촉 면적을 극대화할 수 있어 내부 전극과 외부 전극의 접촉성을 더욱 개선할 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)은 세라믹 바디의 제1 방향(X 방향)의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 도전층(141)을 통해 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 도전층(142)을 통해 제2 내부 전극(122)과 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층(141, 142)을 덮도록 배치되며, 제2 도전성 금속을 포함할 수 있다. 상기 제1 외부 전극(131) 및 제2 외부 전극(132)에 포함되는 제2 도전성 금속은 외부 전극에 적용이 가능한 전도성 다양한 금속을 적용할 수 있으며, 예를 들어 (Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속일 수 있다.
본 발명의 일 실시형태에서, 제1 및 제2 외부 전극(131, 132)은 제2 도전성 금속 및 베이스 수지를 포함하는 도전성 수지층일 수 있다. 상기 제2 도전성 금속은 분말의 형태일 수 있으며, 형상은 구형 또는 플레이크형일 수 있다. 상기 도전성 수지층 내에서 상기 제2 도전성 금속은 서로 접촉하거나 인접하게 배치되며, 상기 베이스 수지는 상기 금속입자를 둘러싸도록 배치될 수 있다. 상기 베이스 수지는 열경화성 수지일 수 있다. 상기 열경화성 수지는 에폭시 수지일 수 있으나, 이에 제한되는 것은 아니다. 본 실시형태에서 제1 및 제2 외부 전극(131, 132)을 도전성 수지층으로 형성하는 경우 저온에서 외부 전극의 형성이 가능하여 전술한 제1 및 제2 도전층(141, 142)의 구조 및/또는 형상에 영향을 주지 않을 수 있으며, 수지 성분의 특성에 따라 내습 신뢰성을 향상시킬 수 있다.
본 발명의 다른 실시형태에서, 제1 및 제2 외부 전극(131, 132)은 글라스를 포함하는 소성 전극일 수 있다. 본 실시형태에서, 글라스는, 예를 들어 규소(Si), 보론(B), 알루미늄(Al), 전이금속, 알칼리 금속, 알칼리 토금속, 이들의 산화물 질화물, 탄화물 및 탄산염으로 이루어진 군으로부터 선택된 하나 이상일 수 있으나, 이에 제한되는 것은 아니다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법은 특별히 한정되지 않는다. 예를 들어 제2 도전성 금속 및 베이스 수지를 포함하는 도전성 페이스트 또는 제2 도전성 금속 및 글라스를 포함하는 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄 또는 도포하거나, 상기 도전성 페이스트에 세라믹 바디를 딥핑하거나, 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사하여 형성하는 등 다양한 방법을 사용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명은 또한 적층 세라믹 전자부품의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법은 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층된 세라믹 바디의 상기 제1 및 제2 내부 전극의 단부에 유기 금속을 도포하고 열처리하여 제1 및 제2 도전층을 형성하는 단계를 포함할 수 있다. 상기에서, 유전체층 및 내부 전극 등에 관한 설명은 전술한 바와 동일하므로 생략하기로 한다.
본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 도전층은 유기 금속으로 형성할 수 있다. 본 명세서에서 「유기 금속」이란, 금속이 하나 이상의 리간드(ligand)로 둘러 쌓인 배위 화합물을 의미할 수 있으며, 음이온{anion} 또는 극성 분자들{polar molecules}과 금속 이온의 배위 공유{coordinate covalent} 결합한 배위 화합물을 의미할 수 있다. 상기 리간드의 개수는 특별히 제한되는 것은 아니며, 1 배위, 2 배위, 4 배위, 6 배위 또는 8 배위일 수 있으나, 이제 제한되는 것은 아니다. 상기 금속은 이온의 형태로 포함될 수 있으며, 제1 및 제2 도전층을 형성할 수 있는 것이라면 그 성분을 특별히 제한되는 것은 아니며, 예를 들어 전이 금속일 수 있다.
또한, 상기 리간드는 킬레이트 형성물질로부터 제공된 것일 수 있다. 상기 리간드를 제공할 수 있는 킬레이트 형성물질은 특별히 제한되지 않는다. 상기 킬레이트 형성물질의 구체적인 예로서는, 아민류의 킬레이트 형성물질, 예를 들면 에틸렌디아민, N-(2-히드록시에틸)에틸렌디아민, 트리메틸렌디아민, 1,2-디아미노시클로헥산, 트리에틸렌테트라민, 디에틸렌트리아민, 1,2,3-트리아미노프로판, 티오디에틸아민, 트리에탄올아민, 테트라에틸렌펜타민, 펜타에틸렌헥사민, 트리스히드록시메틸아미노메탄, 에틸디에탄올아민, 트리이소프로판올아민, 에틸렌디아민테트라아세트산 등, 방향환 질소와 아미노 질소를 이용하는 2자리 리간드, 예를 들면 2-아미노메틸피리딘, 퓨린, 아데닌, 히스타민 등, 또한 아세틸아세토네이트형의 2자리 리간드를 생성하는 1,3-디온류와 그 유사 화합물, 예를 들면 아세틸아세톤, 4,4,4-트리플루오로-1-페닐-1,3-부탄디온, 헥사플루오로아세틸아세톤, 벤조일아세톤, 디벤조일메탄, 5,5-디메틸-1,3-시클로헥산디온, 옥신, 2-메틸옥신, 옥신-5-술폰산, 디메틸글리옥심, 1-니트로소-2-나프톨, 2-니트로소-1-나프톨, 살리실알데히드 등을 들 수 있으나, 이에 제한되는 것은 아니다. 또한 상기한 아세틸아세토네이트형의 2자리 리간드를 생성하는 1,3-디온류와 그 유사 화합물에 있어서는, 케토체 자체는 킬레이트화제(chelating agent)는 아니지만, 케토-엔올 호변이성(keto-enol tautomerism)을 갖고, 엔올체는 산으로서 기능하게 되는 결과, 프로톤을 방출하여 생성되는 음이온 종류는 아세틸아세토네이트형의 2자리 리간드로서 기능할 수 있다.
상기 유기 금속은 용액 상으로 사용이 가능하며, 일반적인 도전성 페이스트에 비해 매우 낮은 점도를 가진다. 따라서 본 발명의 적층 세라믹 전자부품의 제조 방법은 상기 유기 금속을 이용하여 제1 및 제2 도전층을 형성함으로써, 용액 상태의 금속을 세라믹 바디에 도포할 수 있어 매우 얇은 도전층의 형성이 가능하다. 또한, 상기 유기 금속은 금속 이온과 같은 상태로 용액 속에 존재하므로, 높은 분산도를 유지할 수 있어 도전층의 고른 형성이 가능하다.
본 발명의 일 실시예에서, 본 발명의 적층 세라믹 전자부품의 제조 방법은 세라믹 바디에 유기 금속을 도포한 후 100℃내지 500℃의 범위를 만족하는 온도에서 열처리를 수행할 수 있다. 상기 열처리에 의해 유기 금속 용액의 용매를 휘발시키고, 상기 킬레이트 형성물질을 열분해할 수 있다. 이 과정에서 세라믹 바디의 표면에 얇게 도포된 유기 금속액 내의 금속 성분이 석출 및/또는 성장하게 되며, 방향성 없는 망상 구조로 성장하게 된다. 이 과정에서 세라믹 바디의 측면으로 노출되는 내부 전극과 도전층이 충분한 면적으로 접촉하게 되며, 이후 외부 전극 형성 과정에서 외부 전극과 도전층이 충분한 면적으로 접촉함으로써, 매우 얇은 두께에서도 내부 전극과 외부 전극이 도전층을 매개로 하여 높은 접촉성을 가질 수 있다.
하나의 예시에서, 열처리가 완료된 세라믹 바디의 제1 및 제2 도전층을 덮도록 상기 제1 및 제2 도전층 상에 외부 전극용 페이스트를 도포한 후 외부 전극을 형성하는 단계를 추가로 수행할 수 있다. 외부 전극용 페이스트 및 그 형성 방법에 관하여는 전술한 바와 동일하므로 생략하기로 한다.
<실험예>
구리(Cu)를 아세틸아세톤 용액에 5M의 몰농도로 용해하여 구리 이온과 아세틸아세톤의 유기 금속 액을 제조하였다. 상기 유기 금속 액을 내부 전극이 제5면 및 제6면으로 각각 노출되는 세라믹 바디의 제5면 및 제6면 상에 도포하고, 300℃에서 3시간 동안 열처리 하였다.
도 9는 상기 열처리가 완료된 따른 제1 및 제2 도전층을 촬영한 SEM 이미지이다. 도 9를 참조하면, 금속이 그물 형태의 구조를 형성하고 있는 것을 확인할 수 있다. 도 10은 상기 도전층에 대한 SEM-EDS 분석 결과이다. 도 9 및 도 10을 참조하면, 형성된 도전층이 대부분 구리로 형성된 것을 확인할 수 있다. 이를 통해 얇은 두께를 가지면서, 동시에 그물 형상의 매트릭스 구조를 가지는 금속 도전층이 형성됨을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110, 210: 세라믹 바디
111, 211: 유전체층
121, 122, 221, 222: 제1 및 제2 내부 전극
131, 132, 231, 232: 제1 및 제2 외부 전극
141, 142, 241, 242: 제1, 제2 도전층

Claims (11)

  1. 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디;
    상기 세라믹 바디의 제5면 및 제6면 상에 각각 배치되고, 제1 도전성 금속을 포함하는 제1 및 제2 도전층; 및
    제2 도전성 금속을 포함하며 상기 제1 및 제2 도전층을 덮도록 배치되는 제1 및 제2 외부 전극;을 포함하고,
    상기 제1 및 제2 도전층은 망상 구조인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 망상 구조는 나노 구조체 형태의 제1 도전성 금속이 불규칙적으로 배치된 매트릭스 구조인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전층은 상기 망상 구조의 내부에 제2 도전성 금속이 분산되어 배치되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 도전층은 상기 용량 형성부를 덮도록 배치되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 도전층은 복수의 제1 도전층으로 이루어지고,
    상기 제2 도전층은 복수의 제2 도전층으로 이루어지며,
    상기 복수의 제1 도전층은 각각 상기 세라믹 바디의 제5면으로 노출되는 제1 내부 전극을 덮도록 배치되고,
    상기 복수의 제2 도전층은 각각 상기 세라믹 바디의 제6면으로 노출되는 제2 내부 전극을 덮도록 배치되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 도전층은 기공율이 0.2 내지 0.9의 범위 내인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 제2 도전성 금속 및 베이스 수지를 포함하는 도전성 수지층인 적층 세라믹 전자부품.
  8. 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층된 세라믹 바디의 상기 제1 및 제2 내부 전극의 단부에 유기 금속을 도포하고 열처리하여 망상 구조의 제1 및 제2 도전층을 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조 방법.
  9. 제8항에 있어서,
    상기 유기 금속은 금속이 하나 이상의 리간드(ligand)로 둘러 쌓인 배위화합물인 적층 세라믹 전자부품의 제조 방법.
  10. 제8항에 있어서,
    상기 열처리는 100℃ 내지 500℃의 범위를 만족하는 온도에서 수행되는 적층 세라믹 전자부품의 제조 방법.
  11. 제8항에 있어서,
    상기 제1 및 제2 도전층을 덮도록 제1 및 제2 외부 전극을 형성하는 단계를 추가로 포함하는 세라믹 전자부품의 제조 방법.
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